Stratix10 在questasim下仿真环境搭建

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1-打开quartus18.1,找到launch simultion library，生成VHDL VERILOG库

2-新建questasim工程，在mpf文件里添加：

并修改

Project_Sim_P_0 = -L {altera_lnsim_ver altera_mf_ver altera_ver fourteennm_ct1_ver fourteennm_ver lpm_ver sgate_ver altera altera_mf altera_lnsim fourteennm fourteennm_ct1 lpm sgate} -Lf {} -sdf {} selected_du {} additional_dus work.tb folder {Top Level} ok 1 -t default is_vopt_flow 0 timing default +plusarg {} -nofileshare 0 -sdfnowarn 0 OtherArgs {} -sdfnoerror 0 -std_input {} -hazards 0 -noglitch 0 -absentisempty 0 +no_pulse_msg 0 +pulse_r {} -multisource_delay {} -vital2.2b 0 +notimingchecks 0 +pulse_e {} -std_output {} vopt_env 1 is_vopt_opt_used 2 Generics {}

3-添加IP核，主要添加

下的.v文件，对于库函数，多个IP核，只需添加一次即可。

4-对于ROM文件，需要添加：

altera_lnsim.sv

同时，打开ROM对应文件：

 打开文件后，修改ROM读取的路径：

 至此，完成questasim仿真的常用操作。

Stratix10 在questasim下仿真环境搭建

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