标签：div struct sid 常见 原因 quartus verilog variable war
Warning (10235): Verilog HDL Always Construct warning at FM_mod.v(23): variable "carry_freq" is read inside the Always Construct but isn‘t in the Always Construct‘s Event Control
Warning原因：由于always过程块敏感列表中未完全包含过程块中使用的所有变量；
常见来源：常见于组合逻辑的always过程块中；
解决方法：将always过程块中的敏感列表改为 ‘ * ’ | 将敏感列表改为边沿触发；
标签：div struct sid 常见 原因 quartus verilog variable war
原文地址：https://www.cnblogs.com/lizhiqing/p/12079950.html
