标签：blog sp strong div on 2014 log 代码 bs
001_veriloghdl 扫盲文—笔记&勘误
2014/10/31
勘误001：
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0.1 各种HDL语言 下面的几段里的VDL应为VHDL。
勘误002：
Page 3
0.2 HDL语言的层次 上面的一行 笔记 应为 笔者。
勘误003：
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0.4 Verilog hdl语言真的有那么难掌握？ 上面一段倒数第三行括号里的文字 很习 应为 很习惯。
勘误004：
Page 5
代码module Add_module
always的敏感列表CLK和RSTn之间缺一个or 或 ，
rTemp <= 16‘b0;而不是4’0
勘误005：
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输出选择器的always @（）代码最后一行，Q 应为 rQ
勘误006：
Page 21
上面的代码块里，复位后 rLED<=4’b0001; 而不是 4’b0000
勘误007：
Page 21
下面的代码块里，case的分支1应为 1:
勘误008：
Page 22
代码块case语句里，0分支的Sum<=8’d0;缺;
勘误009：
Page 22
代码块里，case的分支1应为 1:
第一是Verilog HDL语言结构（建模）；第二是Verilog HDL用法（仿顺序操作）。
Eg01. reg和wire；
Eg02. always @（）的多样性；
Eg03. =和<=赋值；
Eg04. * / %；
【黑金教程笔记之001】veriloghdl 扫盲文—笔记&勘误
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原文地址：http://www.cnblogs.com/halflife/p/4068826.html
