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FPGA时钟问题——Jitter与Skew

时间:2020-02-01 21:37:00      阅读:119      评论:0      收藏:0      [点我收藏+]

标签:倒数   jit   bit   电源   比特率   时钟   很多   不同   经历   

skew通常是时钟相位上的不确定,而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。

由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了skew。

而由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter。

 

Jitter通常用UIpp来表征,UI相当于接口比特率的倒数,例如当通过截止频率为20Hz和100kHz的单击带通滤波器进行测试时,在60秒内测得的2048kHz和2048kbit/s输出接口固有抖动不应超过0.05UIpp;当通过截止频率为10Hz和40kHz的单击带通滤波器进行测试时,在60秒内测得的1544kbit/s输出接口固有抖动不应超过0.015UIpp

FPGA时钟问题——Jitter与Skew

标签:倒数   jit   bit   电源   比特率   时钟   很多   不同   经历   

原文地址:https://www.cnblogs.com/s09312109/p/12249940.html

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