标签：方案 图片 缩小 电路板 大小 target 高速缓存 一个 一起
在谈到可穿戴技术的未来时，清楚地表明了可穿戴技术创新的未来进程。响亮而明确的是，要想成功，可穿戴电子产品必须小而又要保持性能。
为了减少占用空间，从而减少整个电路板空间，微控制器每隔一代就都迁移到较小的过程节点。同时他们正在进化以执行更复杂，更强大的操作。随着操作变得更加复杂，迫切需要增加高速缓存。不幸的是对于每个新的过程节点，增加嵌入式缓存（嵌入式SRAM）变得具有挑战性，原因有很多，包括更高的SER，更低的良率和更高的功耗。客户还具有定制的SRAM要求。对于MCU制造商而言，要提供所有可能的缓存大小，将要求他们拥有太大而无法管理的产品组合。这推动了对限制控制器管芯上的嵌入式SRAM以及通过外部SRAM进行缓存的需求。
但是由于外部SRAM占用了大量的电路板空间，因此使用外部SRAM面临着微型化的挑战。由于其六晶体管结构，通过将外部SRAM移植到较小的工艺节点来减小外部SRAM的尺寸将带来困扰小型化嵌入式SRAM的相同问题。
这将我们带到这个古老问题的下一个替代方案：减小外部SRAM中的芯片封装与芯片尺寸之比。通常封装的SRAM芯片的尺寸是裸片尺寸的很多倍（最大10倍）。解决该问题的一种普遍方法是根本不使用封装的SRAM芯片。它是有道理采取SRAM芯片（1/10个尺寸，然后使用复杂的多芯片封装（MCP）或3D封装技术（也称为SiP或系统级封装）将其与MCU芯片封装在一起。但是这种方法需要大量投资，并且仅对最大的制造商才可行。从设计的角度来看，这也降低了灵活性，因为SiP中的组件不容易更换。例如如果有可用的新技术SRAM，我们就不能轻易地在SiP中轻松替换SRAM芯片。要更换封装内的任何裸片，必须重新鉴定整个SiP。重新资格需要重新投资和更多时间。
那么有没有一种方法可以节省电路板空间，同时又将SRAM排除在MCU之外，而又不会使MCP陷入麻烦呢？回到管芯与芯片尺寸之比，我们确实看到了显着改进的余地。为什么不检查是否有可以紧贴模具的包装？换句话说，如果您不能取消包装，请减小尺寸比例。
当前最先进的方法是通过使用WLCSP（晶圆级芯片级封装）来减小封装的芯片尺寸。WLCSP是指将单个单元从晶圆切成小块后将其组装在封装中的技术。该器件本质上是一个具有凸点或球形阵列图案的裸片，无需使用任何键合线或中介层连接。根据规格，芯片级封装部件的面积最多比芯片大20％。如今工艺已经达到了创新水平，制造工厂可以在不增加芯片面积的情况下生产CSP器件（仅略微增加厚度以适合凸块/球）。
数字。晶圆级芯片级封装（WLCSP）提供了减小封装裸片尺寸的最先进方法。此处显示的WLCSP是由Deca Technologies开发的，不会增加组成它的芯片的面积。（来源：Deca Technologies/赛普拉斯半导体）
CSP相对于裸片具有某些优势。CSP设备更易于测试，处理，组装和改写。它们还具有增强的导热特性。当管芯转移到更新的工艺节点时，可以缩小管芯的同时标准化CSP的大小。这确保了CSP部件可以被新一代CSP部件所取代，而不会因更换模具而带来任何复杂性。
很明显，在可穿戴设备和便携式电子产品的需求方面，这些节省的空间非常重要。例如，当今许多可穿戴设备中的存储器使用的48球BGA具有8mmx6mmx1mm（48mm3）的尺寸。相比之下，CSP型封装中的同一零件的尺寸为3.7mmx3.8mmx0.5mm（7mm3）。换句话说，可以将体积减小85％。这种节省可用于减少便携式设备的PCB面积和厚度。因此，可穿戴设备和物联网（IoT）制造商对基于WLCSP的设备的需求不仅限于SRAM，而且还有新的需求。
标签：方案 图片 缩小 电路板 大小 target 高速缓存 一个 一起
原文地址：https://www.cnblogs.com/wridy/p/13679653.html
