标签：style blog http 使用 sp 文件 2014 log bs
两个月前初步学习了下VHDL，编译环境用的是quatusII 9.1，最近又需要使用，结果~~~
本篇文章用于初学者学习，以及算是给自己做个笔记！
个人觉得模块化编程，一个模块一个模块的调试比较可靠，而且易于维护，所以本篇文章就以使用VHDL实现一个最小的与门为例。
1、建立最上层工程file/new/block_diagram
此处先建立block_diagram的原因是想把工程名和block_diagram文件名保持一致，因为就是想把block_diagram建为一个工程，如果先建立VHDL文件，那么不论把哪个实体名保存和工程名一致都不合适。
建立好block_diagram后，保存按钮为灰色，这时需要在block_diagram中随意添加个东东，就可以保存了，在编辑界面双击左键，就可以选择了，这里只拖入一个输入pin。
保存时会弹出让你建立工程的对话框，这是可以把工程名和block_diagram名保持一致（必须保持一致）了~~
一直NEXT到结束，中间选中器件就不用说了吧，根据实际情况选择。这时算是建立好工程样子了，接着就开始添加各类实体。
2、添加实体可以是软件本身带有的，如各种逻辑门，编译器等，也可以是使用VHDL、VERILOG语言编写的。这里选择用VHDL编写一个与门。
a、同样通过file/new/VHDL file建立VHDL文件，编码后编译ok
b、project/add files in project，将VHDL文件添加到工程中
C、右键单击文件目录，选择create symbol file，这样就可以生成工程元件，然后就可以在diagram里面进行添加了
d、链接好管脚，就ok了~~~~
希望对大家和自己有帮助！！！！！！
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原文地址：http://www.cnblogs.com/cqwxf/p/4092443.html
