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Verilog之基本算数运算

时间:2014-11-17 12:16:52      阅读:258      评论:0      收藏:0      [点我收藏+]

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1.加减法

module addsub            
(            
    input [7:0] dataa,        
    input [7:0] datab,        
    input add_sub,      // if this is 1, add; else subtract    
    input clk,        
    output reg [8:0] result        
);            
            
    always @ (posedge clk)        
    begin        
        if (add_sub)    
            result <= dataa + datab;
        else    
            result <= dataa - datab;
    end        
            
endmodule            

 

Verilog之基本算数运算

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原文地址:http://www.cnblogs.com/shaogang/p/4103177.html

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