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八月末来到哈尔滨找工作，威盛来的算是比较早的，应该是九月十几号具体日期记得不是很清楚，我报的北京的 ASIC logic职位，这个职位貌似招的人比较多，宣讲会弄得比较正式，去听了一下，有一个戴眼镜的HR长的很标致，本人还偷偷照了个像 - - ，当晚就通知第二天笔试，今年威盛笔试题和往年难度差不多，对基础要求比较高，同时会出一些比较有想法的题目，同样的问题变着法的问，我总体答得还可以，应该80分水平，最后我会给出今年的笔试题目。
笔试的第二天就通知面试了 ，地点在正明锦江酒店，哈尔滨有了地铁就是方便，从家出坐地铁直接就能到了，一面面试官大概40多岁，说话很客气，问题问的还算比较细，对项目逐一问了一遍，让我详细解释了一下波形发生器中DDS原理以及模拟数字调制波形的具体调制方式，然后问了一下异步FIFO，主要是怎样判断空满，寻址方式以及格雷码的用法等等，我之前准备的还算充分 ，基本答个差不多，一面结束之后面试官让我直接去二面。
二面面试官是北京威盛的一个小boss，在宣讲会时候他是第一个讲话的，说话很有礼貌，看着我简历上的所有东西基本都问了一遍，包括每个项目内容，承担角色以及数学建模或者电竞比赛什么的，聊的比较投机，这时候我就自我感觉希望很大了，果然boss直接就给HR打电话说：我这有个小伙子很不做，我让他过去跟你聊聊，然后就介绍我倒HR的房间。
三面HR面基本是问一些家庭情况什么的，工作意向，薪水要求，我说我对薪水没要求，觉得 其实要求也没用，人家不会给你special offer ，不要求也不会低，所我直接说给多少都行，威盛今年硕士都是1w，发15个月左右。然后她问了一些类似于父母同不同意你去被北京啊什么的，我基本都表现的意向比较强烈，最后HR说 我们给你offer 的话你需要考虑多久呢？ 我说应该很快吧，她说那好，回去等我通知吧 ，希望给你offer以后 你能尽快回复，我说没问题。
好，写这里你们肯定以为我基本已经offer 到手， 其实我当时也是这么认为的，因为一起去面ASIC的四五个同学只有我一个到3面了，其他职位的也有一个跟我一样情况的，类似于口头offer，结果呢？ 焦急等待了两天后也没给offer，打电话一问人家威盛招聘团队已经去下一站长春了，然后问了一下同学 只有一个面firmware的兄弟收到了offer，再打电话给威盛HR说我们打算东北区面完了统一发offer ，当时我就醉了 ，不带这样的吧，说完一堆类似于“you have my word ”的话然后直接走人了....
首先说一下我对威盛的印象，因为上届有个关系比较好的师兄去了跟我说还不错，公司是做芯片的，CPU官方说能排到第三，在intel 和AMD 之后，但本人认为它跟这两家的差距还是比较大的，不过公司总体福利和待遇还算可以，也是我求职主要考虑的目标之一，其实当时威盛直接给我offer 我应该就签了，无奈人家不给，最后11月楼主早已经签别家了 ，威盛hr给我打电话 ，说如果我能考虑违约上家，他们随时欢迎我，当时想反正也不去了别闹的不开心，就跟他客气一下，另外一个情况一样的哥们接到电话后给他们一顿喷："当时想签的时候为什么不给offer呢？到现在给还有意义么?", 哈哈反正我听完了挺解恨的，也算替我出口气。
下面给出2014年的VIA- ASIC logic职位的笔试题，没别的目的，就是希望大家找工作时候能做一个参考，VIA还是不错的。
1. 什么是建立保持时间？ 什么是recovery，remove？ 二者有何不同？ （5分）
2. 什么是竞争冒险现象？ 如何消除？ （5分）
3. Latch 和 flip flop 的异同 ？ （5分）
4. SETUP 和 hold violation 如何修改？ （5分）
5. DC中的 link_library 和 target_library 有何区别 ？（5分）
6. 时钟门控如何实现（画图表示）？ 如果有多重表示可以全部画出.（5分）
7. 按照优先级顺序排列以下 7 个运算符： ！，| ，|| ，+，^，&，* 。（5分）
8. 什么是阻塞赋值？ 什么是非阻塞赋值？ （5分）
9. IC前端设计流程有哪几步 ？ 每一步都有哪些软件？ （5分）
10. 通常设计中要用到一个同步器来解决异步复位信号的 recovery 和 removal 问题 ，请画出该同步器的结构图。（5分）
11. moore和mealey 状态机的特征分别是什么？ （5分）
12. 多时域设计中， 如何处理信号的跨时钟域？ 单比特信号如何处理 ？ 多比特位宽的data如何处理？ （5分）
13. 什么是 DFT? 为什么要做DFT ? （5分）
14. 请用 RTL（楼主用的 verilog）实现如下功能 （25分）
(1) 两个时钟域，分别为 aclk and bclk ，bclk 的频率是 aclk 的两倍 ，没有固定的相位关系，对应的复位信号分别为： areset_x and breset_x （都为低有效）
(2) aclk domain ，对单 bit 的输入信号 data_in 做固定的 pattern 检测 ，该固定的 pattern 为 010100 。
(3) bclk domain ，对 pattern 检测到的次数进行计数，检测到 10 次时 ，打出 interrupt ，计数器清零。
15. 参考如下电路图，假设 DFF 的 setup time 为 0.3 ，hold time 为 0.2 ，与门，或门，与非门的 delay=0.2 ，反相器的 delay=0.1 ，请回答如下问题 （10分）
(1) Buffer X 的 delay 最小为多少？ 为什么？
(2) 指出关键路径。
(3) buffer X 的 delay 如果取到了最小值，为了满足 timing ，该 clock 的最小周期为多少 ？ 为什么？
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