Verilog中的符号运算

时间：2014-12-19 15:27:22 阅读：236 评论：0 收藏：0 [点我收藏+]

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在Verilog-1995中，只有integer数据类型被转移成有符号数，而reg和wire数据类型则被转移成无符号数。由于integer类型有固定的32位宽，因此它不太灵活。

在Verilog-2001中，有符号形式也被扩展到reg和wire数据类型中。新加一个关键字，signed，可以按照下面的方式定义：

reg signed[7:0] test;

wire signed[7:0] test_w;

下面是一些有符号计算以及赋值语句实例：

可见，在进行有符号运算时，表达式中的变量均应为有符号数，且常数不能限定长度，否则进行无符号运算。

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原文地址：http://www.cnblogs.com/huangqiwei/p/4173919.html

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