TTL电平,CMOS电平,232/485电平，OC门,OD门基础知识

或者说串口电平，有的甚至说计算机电平，所有的这些说法，指得都是计算机9针串口 （RS232）的电平，采用负逻辑，

－15v ~ －3v 代表1

＋3v ~ ＋15v 代表0

2.RS485电平和RS422电平

由于两者均采用差分传输（平衡传输）的方式，所以它们的电平方式，一般有两个引脚 A,B

发送端 AB间的电压差

+2 ~ +6v：1

-2 ~ -6v：0

接收端 AB间的电压差

大于 +200mv  1

小于 -200mv  0

定义逻辑1为B>A的状态；

定义逻辑0为A>B的状态。

AB之间的电压差不小于200mv。

3.USB

电源线是5V，为USB设备提供最大500mA的电流，它与数据线上的电平无关，数据线是差分信号，通常D+和D-在+400mV~-400mV间变化。

在传统的单端（Single-ended）通信中，一条线路来传输一个比特位。高电平为1，低电平为0.倘若在数据传输过程中受到干扰，高低电平信号完全可能因此产生突破临界值的大幅度扰动，一旦高电平或低电平信号超出临界值，信号就会出错。在差分传输电路中，输出电平为正电压时表示逻辑1，输出负电压时表示逻辑0，而输出0电压是没有意义的，它既不代表1，也不代表0.而差分通信中，干扰信号会同时进入相邻的两条信号线中，在信号接收端，两个相同的干扰信号分别进入差分放大器的两个反相输入端后，输出电压为0.所以说，差分信号技术对干扰信号具有很强的免疫力。对于串行传输来说，LVDS能够抵御外来干扰；而对于并行传输来说，LVDS不仅可以能够抵御外来干扰，还能抵御数据传输线之间的串扰。因为上述原因，实际电路中只要使用低压差分信号（Low Voltage Differential Signal, LVDS）,350mV左右的振幅便能满足近距离传输的要求。假定负载电阻为100欧，采用LVDS方式传输数据时，如果双绞线长度为10m，传输速率可达400Mbps；当电缆长度增加到20m时，速率将为100Mbps；而当电缆长度为100m时，速率只能达到10Mbps左右

4.传输速率

一对一的接头的情况下

RS232   可做到双向传输，全双工通讯  最高传输速率 20kbps；

RS422   只能做到单向传输，半双工通讯，最高传输速率10Mbps；

RS485   双向传输，半双工通讯, 最高传输速率10Mbps；

USB可以自动选择HS（High-speed，高速，480Mbps）、FS（Full-speed，全速，12Mbps）和LS（Low-speed，低速，1.5Mbps）三种模式中的一种。

RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。

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常用的逻辑电平 
 
  逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。 
 其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。 
 5V TTL和5V CMOS逻辑电平是通用的逻辑电平。 
 3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。 
 低电压的逻辑电平还有2.5V和1.8V两种。 

TTL：Transistor-Transistor Logic 三极管逻辑。

Vcc：5V；

VOH>=2.4V；VOL<=0.5V；

VIH>=2V；VIL<=0.8V。

因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。

LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。

3.3V LVTTL：

  Vcc：3.3V；

  VOH>=2.4V；VOL<=0.4V；

  VIH>=2V；VIL<=0.8V。

2.5V LVTTL：

  Vcc：2.5V；

  VOH>=2.0V；VOL<=0.2V；

  VIH>=1.7V；VIL<=0.7V。

更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。

TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入（要加上拉）。

CMOS：Complementary l Oxide Semiconductor   PMOS+NMOS。

Vcc：5V；

  VOH>=4.45V；VOL<=0.5V；

  VIH>=3.5V；VIL<=1.5V。

相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

3.3V LVCMOS：

  Vcc：3.3V；

  VOH>=3.2V；VOL<=0.1V；

  VIH>=2.0V；VIL<=0.7V。

2.5V LVCMOS：

  Vcc：2.5V；

  VOH>=2V；VOL<=0.1V；

  VIH>=1.7V；VIL<=0.7V。

CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)

  Vcc=0V；Vee：-5.2V；

  VOH=-0.88V；VOL=-1.72V；

  VIH=-1.24V；VIL=-1.36V。

速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。

PECL：Pseudo/Positive ECL

  Vcc=5V；

  VOH=4.12V；VOL=3.28V；

  VIH=3.78V；VIL=3.64V

LVPELC：Low Voltage PECL

Vcc=3.3V；

  VOH=2.42V；VOL=1.58V；

  VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)

前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。

LVDS：Low Voltage Differential Signaling

差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。

LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。

TTL与CMOS区别

CMOS集成电路电源电压可以在较大范围内变化，因而对电源的要求不像TTL集成电路那样严格。用TTL电平他们就可以兼容

  TTL集成电路是电流控制器件。TTL大部分都采用5V电源。
  1.输出高电平Uoh和输出低电平Uol
  Uoh≥2.4V,Uol≤0.4V
  2.输入高电平和输入低电平
  Uih≥2.0V，Uil≤0.8V  
  CMOS 
 CMOS电路是电压控制器件，输入电阻极大，对于干扰信号十分敏感，因此不用的输入端不应开路，接到地或者电源上。CMOS电路的优点是噪声容限较宽，静态功耗很小。
  1.输出高电平Uoh和输出低电平Uol
  Uoh≈VCC，Uol≈GND
  2.输入高电平Uoh和输入低电平Uol
  Uih≥0.7VCC,Uil≤0.2VCC （VCC为电源电压，GND为地）
  从上面可以看出:
  在同样5V电源电压情况下，COMS电路可以直接驱动TTL，因为CMOS的输出高电平大于2.0V,输出低电平小于0.8V；而TTL电路则不能直接 驱动CMOS电路，TTL的输出高电平为大于2.4V，如果落在2.4V～3.5V之间，则CMOS电路就不能检测到高电平，低电平小于0.4V满足要 求，所以在TTL电路驱动COMS电路时需要加上拉电阻。如果出现不同电压电源的情况，也可以通过上面的方法进行判断（VOL要小于VIL，VOH要大于VIH，是指一个连接当中的）。
  如果电路中出现3.3V的COMS电路去驱动5V CMOS电路的情况，如3.3V单片机去驱动74HC,这种情况有以下几种方法解决，最简单的就是直接将74HC换成74HCT（74系列的输入输出在下 面有介绍）的芯片，因为3.3V CMOS 可以直接驱动5V的TTL电路；或者加电压转换芯片；还有就是把单片机的I/O口设为开漏，然后加上拉电阻到5V，这种情况下得根据实际情况调整电阻的大小，以保证信号的上升沿时间。

  
电平的上限和下限定义不一样，CMOS具有更大的抗噪区域。

电流驱动能力不一样，ttl一般提供25毫安的驱动能力，而CMOS一般在10毫安左右。

需要的电流输入大小也不一样，一般ttl需要2.5毫安左右，CMOS几乎不需要电流输入。

很多器件都是兼容ttl和CMOS的，datasheet会有说明。如果不考虑速度和性能，一般器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常，因为有些ttl电路需要下一级的输入阻抗作为负载才能正常工作。

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  TTL和CMOS电平
  1、TTL电平(什么是TTL电平)：
  输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。
  
  2、CMOS电平： 
 1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。
  
  3、电平转换电路：
  因为TTL和COMS的高低电平的值不一样（ttl 5v<＝＝>cmos 3.3v），所以互相连接时需要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。
  
  4、OC门 ，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。
  
  5、TTL和COMS电路比较： 
 1）TTL电路是电流控制器件，而CMOS电路是电压控制器件。 
 2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。 
 3）COMS电路的锁定效应： 
 COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。 
 防御措施： 1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。 
 2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。 
 3）在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。 
 4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS路得电 源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。
  
  6、COMS电路的使用注意事项
  1）COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。 
 2）输入端接低内阻的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。 
 3）当接长信号传输线时，在COMS电路端接匹配电阻。 
 4）当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。 
 5）COMS的输入电流超过1mA，就有可能烧坏COMS。
  
  7、TTL门电路中输入端负载特性（输入端带电阻特殊情况的处理）：
  1）悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。 
 2）在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输入端接的串 联电阻小于910欧 时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。
  
  8、TTL电路有集电极开路OC门 ，MOS管也有和集电极对应的漏极开路的OD门，它的输 出就叫做开漏输出。OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三极管截止的时候，它的基极电流约等于0，但是并不是真正的 为0，经过三极管的集电极的电流也就不是真正的 0，而是约0。而这个就是漏电流。
  开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。
  
  9、什么叫做图腾柱，它与开漏电路有什么区别？ 
 TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA，低电平8MA
  
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  CMOS 器件不用的输入端必须连到高电平或低电平, 这是因为 CMOS 是高输入阻抗器件, 理想状态是没有输入电流的. 如果不用的输入引脚悬空, 很容易感应到干扰信号, 影响芯片的逻辑运行, 甚至静电积累永久性的击穿这个输入端, 造成芯片失效.
  另外, 只有 4000 系列的 CMOS 器件可以工作在15伏电源下, 74HC, 74HCT 等都只能工作在 5伏电源下, 现在已经有工作在 3伏和 2.5伏电源下的 CMOS 逻辑电路芯片了.
  
  CMOS电平和TTL电平: 
 CMOS逻辑电平范围比较大，范围在3～15V，比如4000系列当5V供电时，输出在4.6以上为高电平，输出在0.05V以下为低电平。输入在3.5V以上为高电平，输入在1.5V以下为低电平。
  而对于TTL芯片，供电范围在0～5V，常见都是5V，如74系列5V供电，输出在2.7V以上为高电平，输出在 0.5V以下为低电平，输入在2V以上为高电平，在0.8V以下为低电平。因此，CMOS电路与 TTL电路就有一个电平转换的问题，使两者电平域值能匹配。
  有关逻辑电平的一些概念 ：
  要了解逻辑电平的内容，首先要知道以下几个概念的含义：
  
  输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 
 输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。 
 输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。 
 输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。 
 阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路 的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输 出，则必须要求输入高电平> Vih，输入低电平<Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。 
 对于一般的逻辑电平，以上参数的关系如下： 
 Voh > Vih > Vt > Vil > Vol 
 Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。 
 Iol：逻辑门输出为低电平时的负载电流（为灌电流）。 
 Iih：逻辑门输入为高电平时的电流（为灌电流）。 
 Iil：逻辑门输入为低电平时的电流（为拉电流）。
  
  门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、 漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路 （OC）门，其上拉电阻阻值RL应满足下面条件：
  （1）：RL < （VCC－Voh）/（n*Ioh＋m*Iih）
  （2）：RL > （VCC－Vol）/（Iol＋m*Iil）
  其中n：线与的开路门数；m：被驱动的输入端数。
  
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  OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。
  为什么引入OC门？
  实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。
  OC门主要用于3个方面：
  
  实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输 出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够 小。 
 线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般 TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST 门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。 
 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高 电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。 
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  什么是OC、OD？ 
 集电极开路门(集电极开路 OC 或漏极开路 OD)
  Open-Drain是漏极开路输出的意思，相当于集电极开路(Open-Collector)输出，即TTL中的集电极开路（OC）输出。一般用于线或、线与，也有的用于电流驱动。
  Open-Drain是对MOS管而言，Open-Collector是对双极型管而言，在用法上没啥区别。
  开漏形式的电路有以下几个特点：
  a. 利用外部电路的驱动能力，减少IC内部的驱动。 或驱动比芯片电源电压高的负载.
  b.可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线 判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度 慢。如果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。
  c. 可以利用改变上拉电源的电压，改变传输电平。例如加上上拉电阻就可以提供TTL/CMOS电平输出等。
  d. 开漏Pin不连接外部的上拉电阻，则只能输出低电平。一般来说，开漏是用来连接不同电平的器件，匹配电平用的。
  正常的CMOS输出级是上、下两个管子，把上面的管子去掉就是OPEN-DRAIN了。这种输出的主要目的有两个：电平转换和线与。
  由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样你就可以进行任意电平的转换了。
  线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为OPEN-DRAIN上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。（而正常的CMOS输出级，如果出现一个输出为高另外一个为低时，等于电源短路。）
  OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出