标签：
1、跪问用VHDL编写的程序编译通过后怎么生成.bdf格式的原理图 EDA设计有很多模块 如何将各模块整合起来 仿出
quartus II里的file目录下creat/update，然后 creat symbol files for current file可以生成模块，然后新建一个bdf文件，双击空白处，会跳出对话框，加入你要的模块即可。
EDA设计有很多模块 如何将各模块整合起来 仿出？这个问题应该是你的程序只有子模块，没有顶层模块，写一个顶层模块，就可以整合起来仿真了....
2、在Qautus ii中顶层文件用原理图，子模块用verilog hdl语言描述，这个怎么实现？
这个只要在quartus建一个原理图文件，作为顶层文件。然后再建verilog 文件，不要综合编译，写完程序后，从file-create /update create symbol files for current file ，大致意思就是把写成的verilog(.v)文件转换成原理图(.bdf)的一个模块，然后在原理图选择库的时候把这个图添加进去就行了！
标签：
原文地址：http://www.cnblogs.com/hu-hugh/p/4225387.html
