标签：or1200 软核处理器 软核 处理器 or1200 openrisc 软核处理 嵌入式
以下内容摘自《步步惊芯——软核处理器内部设计分析》一书
我们在计算机体系结构的学习中知道：中断实质上包括由外部事件引起的硬中断（又称外中断）和由内部预先安排的特定指令或内部异常引起的软中断（又称内中断或异常）两大类。在OR1200处理器中将中断称之为异常（exception），硬中断是其中的一种异常，当然这只是说法的不同而已。当异常发生时，有关处理器的状态信息被存储到某些寄存器，OR1200处理器转移到事先定义好的一个地址，在那个地址中往往有异常处理例程，在其中进行异常处理，这个地址称为异常处理例程入口地址。OR1200中有32个异常处理例程入口地址，其中明确定义使用了前14个，后18个作为将来扩展使用。异常类型下表所示。
参照计算机体系结构中关于中断的定义，也可以将OR1200中的异常区分为：硬中断、内部异常、特定指令引发的异常。如下：
本章将只对特定指令引发的异常进行分析，其余类型异常在处理器中的处理过程与此类似，将在本书后面对具体模块分析的时候再作讨论，比如：在分析IMMU模块的时候就会讨论指令TLB失靶异常以及指令页失效异常的处理过程。
当异常发生时，OR1200会进行如下操作：
（1）设置EPCR：如果当前指令不在延迟槽中，那么当前指令（或下一条指令）地址被存储到EPCR寄存器中，如果当前指令在延迟槽中，那么当前指令的上一条转移指令地址被存储到EPCR寄存器中。
（2）设置EEAR：如果发生的异常是总线错误、指令页失效、数据页失效、指令TLB失靶、数据TLB失靶等异常，那么会把例外发生时正在访问的指令或数据的有效地址EA（Effective Address）保存到EEAR寄存器。
（3）保存SR到ESR寄存器。
（4）设置新的SR值：使得IMMU、DMMU都禁用，计时器中断、外部中断也禁止，并且进入特权模式，即设置SR[DME]=0、SR[IME]=0、SR[TEE]=0、SR[IEE]=0、SR[SM]=1。
（5）转移到相应的异常处理例程继续执行。
当异常处理结束后，需要使用指令l.rfe从异常返回，l.rfe指令会将ESR的值恢复到SR，同时将EPCR的值恢复到PC，处理器回到异常发生前的状态继续执行。
此处对异常发生时保存到EPCR、EEAR的值进行说明，如表7.1所示。针对不同的异常类型保存到EPCR的值不同，并且该值与异常发生时处于执行阶段的指令是否位于延迟槽中也有关系。
读者朋友可能会有一个疑问：为什么当异常发生，且处于执行阶段的指令是延迟槽中的指令时保存在EPCR中的返回地址是上一条转移指令的地址呢？这是因为在引入延迟槽之前，处理器执行转移指令的顺序是：
转移指令->转移目标地址的指令
引入延迟槽之后，处理器执行转移指令的顺序是：
转移指令->延迟槽指令->转移目标地址的指令
在中间插入了延迟槽指令，当异常发生，且处于执行阶段的指令是延迟槽中的指令时，如果在EPCR中保存延迟槽指令地址，那么当从异常处理例程返回时，将回到延迟槽指令地址，重新执行的指令顺序是：
延迟槽指令->延迟槽指令的下一条指令
可见没有发生转移，这样就完全不是被打断之前的指令顺序，所以为了恢复原来的指令顺序，在这里将延迟槽之前的转移指令地址保存到EPCR中。
表7.1中还有一列显示异常的优先级，数字越小表示优先级越高，表中的优先级与OR1200手册给的不一样，笔者是从代码中总结出这些优先级的，OR1200手册对各个异常的优先级表述与实现不符。
OR1200中异常处理类指令共有3条，表7.2给出了所有的异常处理类指令及其说明。
关于异常处理类指令有如下几点补充说明：
（1）l.sys指令中的立即数K，在ORBIS32说明中指出这个K是一个参数，操作系统可以利用该值确定如何处理这个系统调用请求，但在OR1200的实现中并没有保存这个参数，也没有使用这个参数。
（2）l.trap指令中的立即数K，在ORBIS32说明中指出只有在SR[K]为1时，才会进入自陷异常的处理例程，但从本章对l.trap的分析中可以发现OR1200处理器并没有实现这一判断过程，立即数K没有作用。
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原文地址：http://blog.csdn.net/leishangwen/article/details/24634435
