ARM体系结构与编程-4

时间：2014-06-15 15:07:19 阅读：223 评论：0 收藏：0 [点我收藏+]

ARM异常中断处理：
ARM体系异常中断种类：按中断的处理优先级从高到低依次为：复位、数据访问中止、快速中断请求、外部中断请求、预取指中止、未定义指令、软件中断。
ARM体系中的异常中断向量表：
0x0 复位
0x4 未定义指令
0x8 软件中断(SWI)
0x0c 预取指中止
0x10 数据访问中止
0x14 保留
0x18 外部中断请求(IRQ)
0x1c 快速中断请求(FIQ)
各异常中断对应着一定的处理器模式，不同处理器模式下有各自的物理寄存器。如果异常中断处理程序中使用它自己的物理寄存器之外的其他寄存器，异常中断处理程序
必须保存和恢复这些寄存器。
进入和退出异常中断的过程：
进入中断的过程：
<1>将当前程序状态寄存器CPSR的内容保存到将要执行的异常中断对应的SPSR寄存器中。
<2>设置当前程序状态寄存器CPSR中相应的位，使处理器进入相应的执行模式；设置CPSR中的位，禁止IRQ中断，当进入FIQ模式时，禁止FIQ中断。
<3>将寄存器lr_mode设置成返回地址
<4>将程序计数器PC，设置成该异常中断的中断向量地址，从而跳转到相应的异常中断处理程序处执行。
上述的处理器对异常中断的响应过程可以用如下的伪代码描述：
R14_<exception_mode> = return_link
SPSR_<exception_mode> = CPSR
CPSR[4:0] = exception_mode_number
/*当运行于ARM状态时*/
CPSR[5] = 0
/*当相应的FIQ异常中断时，禁止新的FIQ中断*/
if <exception_mode> == reset or FIQ then
CPSR[6] = 1
/*禁止新的IRQ中断*/
CPSR[7] = 1
PC = exception_vector_address
响应复位异常中断：当处理器的复位引脚有效时，处理器中止当前指令。当处理器的复位引脚变成无效时，处理器开始执行下面的操作：
R14_svc = UNPREDICTABLE value
SPSR_svc = UNPREDICTABLE value
/*进入特权模式*/
CPSR[4:0] = 0b10011
/*切换到ARM状态*/
CPSR[5] = 0
/*禁止新的FIQ中断*/
CPSR[6] = 1
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF0000
else
PC = 0x00000000
响应未定义指令异常中断：处理器检测到未定义指令异常时，处理器开始执行下面的操作：
R14_und = address_of_next_instruction_after_the_undefined_instruction
SPSR_und = CPSR
/*进入未定义指令异常中断模式*/
CPSR[4:0] = 0b11011
/*切换到ARM状态*/
CPSR[5] = 0
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF0004
else
PC = 0x00000004
响应SWI异常中断：处理器检测到SWI异常时，处理器开始执行下面的操作：
R14_svc = address_of_next_instruction_after_the_SWI_instruction
SPSR_svc = CPSR
/*进入特权模式*/
CPSR[4:0] = 0b10011
/*切换到ARM状态*/
CPSR[5] = 0
/*CPSR[6]不变*/
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF0008
else
PC = 0x00000008
响应预取指中止异常中断：处理器检测到预取指中止异常时，处理器开始执行下面的操作：
R14_abt = address_of_the_aborted_instruction + 4
SPSR_abt = CPSR
/*进入预取指中止异常中断模式*/
CPSR[4:0] = 0b10111
/*切换到ARM状态*/
CPSR[5] = 0
/*CPSR[6]不变*/
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF000C
else
PC = 0x0000000C
响应数据访问中止异常中断：处理器检测到数据访问中止异常时，处理器开始执行下面的操作：
R14_abt = address_of_the_aborted_instruction + 8
SPSR_abt = CPSR
/*进入数据访问中止异常中断模式*/
CPSR[4:0] = 0b10111
/*切换到ARM状态*/
CPSR[5] = 0
/*CPSR[6]不变*/
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF0010
else
PC = 0x00000010
响应IRQ异常中断：处理器检测到IRQ异常时，处理器开始执行下面的操作：
R14_irq = address_of_next_instruction_to_be_executed + 4
SPSR_irq = CPSR
/*进入IRQ异常中断模式*/
CPSR[4:0] = 0b10010
/*切换到ARM状态*/
CPSR[5] = 0
/*CPSR[6]不变*/
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF0018
else
PC = 0x00000018
响应FIQ异常中断：处理器检测到FIQ异常时，处理器开始执行下面的操作：
R14_fiq = address_of_next_instruction_to_be_executed + 4
SPSR_fiq = CPSR
/*进入FIQ异常中断模式*/
CPSR[4:0] = 0b10001
/*切换到ARM状态*/
CPSR[5] = 0
/*禁止新的FIQ中断*/
CPSR[6] = 1
/*禁止新的IRQ中断*/
CPSR[7] = 1
if high_vectors_configured then
PC = 0xFFFF001C
else
PC = 0x0000001C
退出中断的过程：从异常中断处理程序中返回包括以下两个基本操作
<1>将SPSR_mode寄存器的内容复制到当前程序状态寄存器CPSR中，以恢复被中断的程序的处理器状态。
<2>将lr_mode寄存器的内容复制到程序计数器PC中，以返回到发生异常中断的指令的下一条指令处执行。
对不同的异常中断，PC所指的位置是不同的，同时，返回地址也是不同的。
SWI和未定义指令异常中断处理程序的返回：
SWI和未定义指令异常中断是由当前执行的指令自身产生的，中断发生时，PC指向当前指令后的第2条指令，处理器将PC-4保存到异常模式下的lr_mode寄存器中，因此通过以下命令来实现返回：MOVS PC, LR 。当异常中断处理程序中使用了数据栈时，可以通过以下指令在进入中断处理程序时保存被中断程序的执行现场，在退出中断处理程序时恢复被中断程序的执行现场：
STMFD sp!, {reglist,lr}
;... ...
LDMFD sp!, {reglist,pc}^

IRQ和FIQ异常中断处理程序的返回：
IRQ和FIQ异常中断发生时，PC指向当前指令后的第3条指令，处理器将PC-4保存到异常模式下的lr_mode寄存器中，这时，PC-4指向当前指令后的第2条指令，因此通过以下命令来实现返回：SUBS PC, LR，#4 。当异常中断处理程序中使用了数据栈时，可以通过以下指令在进入中断处理程序时保存被中断程序的执行现场，在退出中断处理程序时恢复被中断程序的执行现场：
SUBS LR, LR, #4
STMFD sp!, {reglist,lr}
;... ...
LDMFD sp!, {reglist,pc}^
将异常中断处理程序注册到异常中断向量表中：
<1>使用跳转指令：在异常中断对应的向量表中特定的位置放一条跳转指令，直接跳转到该异常中断的处理程序。缺点：只能在32M的空间内跳转
<2>使用数据读取指令LDR：使用LDR向PC直接赋值。第一步：先将异常中断处理程序的绝对地址存放在距离向量表4KB的范围内的一个存储单元中；第二步：再使用LDR将该单元的内容读取到PC中。

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ARM体系结构与编程-4

标签：style ext 使用数据 set 类

原文地址：http://blog.csdn.net/qiaojianqj/article/details/30764425

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