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在一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率太高）进行分频。分频器主要分为奇数分频，偶数分频，半整数分频和小数分频，在对时钟要求不是很严格的FPGA系统中，分频器通常都是通过计数器的循环来实现的。
偶数分频：假设为N分频，由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。如图所示，两个D触发器级联实现四分频电路，原理：来一个时钟脉冲,D端数据就被送到输出端Q,同时输出一个反向数据到Q非端，下一个时钟脉冲到,重复上面过程,但数据己被取反，由此每两个时钟，Q端数被取反一次，由此得到二份频，继而得到四分频。
Tips: D触发器的工作原理（验证其状态不变，可先假定初值为0或为1，根据逻辑关系分析）
对于分频系数为10的分频器，本例的输入时钟系统50M时钟（clk_50M)，输出为十分频时钟（f_50)。设置一个3位的计数器，当计时寄存器到4（10/2-1）时，将输出分频信号取反即可得到10分频的输出。下图分别为功能仿真和时序仿真（存在延迟）
module fengping_2(clk_50M,f_10); input clk_50M; // 系统输入时钟，50M ，周期 20ns output f_10; //10 分频输出，5M reg f_10; // 输出寄存器 reg[2:0] cnt; // 计数寄存器 always@(posedge clk_50M) // 每个时钟周期的上升沿触发， // 执行 begin_end 中的语句 begin if(cnt==3‘b100) // 判断 cnt 是否为 4, 是的话执行以下程序 begin f_10<=~f_10; //把 把 f_10 取反 cnt<=3‘b0; // 计数寄存器清零 end else //cnt 没到 4 ，执行以下程序 begin cnt<=cnt+3‘b1;// 计数寄存器自加一 end end endmodule
奇数分频：首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
module fenpin( input i_clk, input i_rst_n, output o_clk ); // log2(3) = 1.5850 <= 2 reg [1:0] cnt_p; // 上升沿计数子 // 3位上升沿计数器: 0 ~ 2 always @ (posedge i_clk, negedge i_rst_n) begin if (!i_rst_n) cnt_p <= 0; else begin if (cnt_p == 2) //2=3-1 cnt_p <= 0; else cnt_p <= cnt_p + 1‘b1; end end // log2(3) = 1.5850 <= 2 reg [1:0] cnt_n; // 下降沿计数子 // 3位下降沿计数器: 0 ~ 2 // 2 = 3 - 1 always @ (negedge i_clk, negedge i_rst_n) begin if (!i_rst_n) cnt_n <= 0; else begin if (cnt_n == 2) //2=3-1 cnt_n <= 0; else cnt_n <= cnt_n + 1‘b1; end end reg o_clk_p; // 上升沿时钟输出寄存器 // 输出上升沿时钟 // 0 ~ 1 ↑-> 1 // (1+1) ~ 2 ↑-> 0 // 1 = 3>>1 // 2 = 3 - 1 always @ (posedge i_clk, negedge i_rst_n) begin if (!i_rst_n) o_clk_p <= 0; else begin if (cnt_p <= 1) // 1 = 3>>1 ,右移相当于除以2 o_clk_p <= 1; else o_clk_p <= 0; end end reg o_clk_n; // 下降沿时钟输出寄存器 // 输出下降沿时钟 // 0 ~ 1 ↓-> 1 // (1+1) ~ 2 ↓-> 0 // 1 = 3>>1 // 2 = 3 - 1 always @ (negedge i_clk, negedge i_rst_n) begin if (!i_rst_n) o_clk_n <= 0; else begin if (cnt_n <= 1) // 1 = 3>>1 o_clk_n <= 1; else o_clk_n <= 0; end end assign o_clk = o_clk_n & o_clk_p; // 按位与(作用:掩码) endmodule
第二种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法。
小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.
基于verilog的分频器设计（奇偶分频原理及其电路实现：上）
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原文地址：http://www.cnblogs.com/Fun-with-FPGA/p/4700631.html
