用户自定义基元UDP通过它来实现门级基元的扩展，可模拟2种行为：·组合行为，由UDP的组合基元来模拟；·时序行为，由UDP的时序基元来模拟；一个UDP可以有多个输入，但只能有一个标量输出，输出可有3种状态：0、1、x，不支持高阻态z，但输入的z态往往被当成x态。1.定义UDP的定义与模块无关，与模块...
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2015-04-17 01:09:41
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机房重构UML图浩浩荡荡开始，现也让它告一段落，再下面敲的过程肯定还要完善.....
这一遍，较第一遍有很大的进步。因为最起码有了三层的思想，到现在，我画了用例、包图、类图、时序图：
用例图和第一遍没什么区别，依然是按角色划分的，用例图将所有的功能按用户列出，让各个功能之间的关系一目了然——这也是用例图的作用。
第二个画的包图，将三层清晰明了展现出来。...
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2015-04-13 09:42:19
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1. 认真阅读IC的spec，我们需要从中读出一些有用的信息。
1） IC正确的（或者可以说精确的）上电时序，这其中包括，Host端控制IC时存在几个pin（regulator， GPIO等），这几个pin严格的上点时序是怎么样的。
2）IC上电时，是否需要发送一定的初始化序列，来保证IC的正常工作。
3）IC的正常工作时的工作原理及工作模式等。
2. Driver...
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2015-04-10 15:32:00
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网上能够查到很多的4种解析方式的区别，我再做一下摘录和总结，顺带给自己做个备份。 SAX sax分析器在对xml文档进行分析时,触发一系列的事件,应用程序通过事件处理函数实现对xml文档的访问. 因为事件触发是有时序...
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2015-04-08 18:21:40
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参照TOGAF所提供ADM模型及利益关系者管理，重新审视了业务架构视图，强化业务视角建模。
按业务视角，表单、流程二者或任一变化，就是业务变化，只记录业务变化版本；而以技术视角，表单、流程分别管理版本变化，这样，在数据库设计和功能设计上将有天壤之别。...
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2015-04-06 21:49:38
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3. Creating Timing Exceptions 创建好时钟、定义好输入输出延迟后，就可以按照这些约束对设计进行时序分析了。默认的情况下，软件按照1T 原则分析所有需要检查的timing path。在综合、布局布线时，工具也会根据时序约束，尽可能使所有timing path都满足1T的要求...
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2015-04-06 20:10:50
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设定输入/输出延迟(input/output delay)。首先看输入延迟。下面图示的系统是我们在做数字电路设计时经常会遇到的。External Device可能是其他的集成电路芯片，也有可能是其他的FPGA，为了与我们所要讨论的FPGA分开，称之为External Device。External ...
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2015-04-06 11:19:51
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四、用TimeQuest对DAC7512控制器进行时序分析 在对某个对象下时序约束的时候，首先要能正确识别它，TimeQuest会对设计中各组成部分根据属性进行归类，我们在下时序约束的时候，可以通过命令查找对应类别的某个对象。TimeQuest对设计中各组成部分的归类主要有cells，pins，ne...
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2015-04-05 23:24:36
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上面已经把DAC7512控制器中所有的时钟都创建好了。下面我们再额外讨论一下关于时钟属性方面的一些问题和在做时序分析时的处理方法。对于具有单一时钟的系统，设计和时序分析都相对简单。但是现在很多设计都有多个甚至几十个时钟乃至更多的时钟。比如说DAC7512控制器，在设计中用到的时钟实际上是有3个，CL...
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2015-04-05 23:21:03
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