1 FPGA设计过程中所遇到的路径有输入到触发器，触发器到触发器，触发器到输出，如下图所示：
这些路径与输入延时输出延时，建立和保持时序有关。
2. 应用背景
静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA...
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2014-07-31 17:19:27
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1 速度与面积
在综合层次速度和面积的优化将实现RTL将要利用的逻辑拓扑。对于ＦＰＧＡ来讲由于缺少后端知识，综合工具将主要执行门级优化。一般情况下更高的速度要求更高的并行性以及更大的面积，但是在某些特殊情况下并不是这样。因为FPGA的布局布线具有二阶效应。直到布局布线完成，工具才会知道器件的拥堵或者布线的困难，但是这时实际逻辑拓扑已经被提交，如果我们的优化选项设置为速度，那么当实现后器件过于拥挤...
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2014-07-30 14:50:23
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复位电路不论对ＦＰＧＡ还是对ＡＳＩＣ都是十分重要的，因为差的复位电路有可能引发不可重复的故障。
１ 完全异步复位将引发的问题
完全异步复位在确立和释放时都是异步的，它可能使系统进入准稳态。
２ 完全同步复位
３ 异步确立和同步释放的电路将比完全同步或者异步的电路提供更可靠地复位。
代码如下
ｍｏｄｕｌｅ ｒｅｓｅｔ（
ｉｎｐｕｔ ｃｌｋ， ｒｓｔ＿ｎ，
...
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2014-07-29 13:05:16
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1 判决树
在FPGA中判断使用if else语句以及case实现。
a) if else 是有特权的，类似于优先编码（当两个条件同时成立，仅判断条件靠前的成立），所以当有特权条件时应该采用if else结构，对于并行的if条件语句其特权顺序恰好与if else 相反。
b) case 语句常常（不总是）用在所有条件互不相容的条件下进行的。但是默认条件下case依然是有特权的，编译器会选择附...
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2014-07-29 12:52:17
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通过基本的流水灯实验实现了顺序操作，流水线操作（时间并行），多条流水线操作（空间并行）。并且验证了通过verilogHDL实现结构化建模的可行性，能够直接的把算法转换成对应的模块，省去了传统状态机的繁琐设计过程。...
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2014-07-27 16:23:05
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Fanout，即扇出，模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三...
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2014-07-26 17:12:01
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扇入、扇出系数扇入系数是指门电路允许的输入端数目。一般门电路的扇入系数为1—5，最多不超过8。扇出系数是指一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数为8，驱动器的扇出系数可达25。扇出系数体现了门电路的负载能力。灌电流、拉电流当逻辑门输出端是低电平时，灌入逻辑门的电流称为...
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2014-07-26 17:01:21
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浮点数在内存中的存放格式如下：
地址 +0 +1 +2 +3
内容 SEEE EEEE EMMM MMMM MMMM MMMM MMMM MMMM
这里
S 代表符号位，1是负，0是正
E 偏移127的幂，二进制阶码=(EEEEEEEE)-127。
M 24位的尾数保存在23位中，只存储2...
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2014-07-24 17:39:56
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1 如果FPGA设计中包含不同频率的时钟，就会涉及异步时钟的问题。我们需要一些方法来使得时钟同步，从而保证FPGA设计的可靠性。
2 在建立和保持时间所构成的有效时间窗口内，数据输入到触发器进行转换。如果数据的到达时间不满足建立或者保持时间就会产生时序冲突。此时触发器的输出就有可能停留在非逻辑0 或1 的范围内（这个状态叫做准稳态），从而造成逻辑错误。
3 如果异步时钟的相位不...
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2014-07-23 17:18:32
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