VectorFields.Opera.V12.003功率计算布局工具 QuikLogic.QuickWorks.v9.8.4 1CD QuickLogic 是一个可编程逻辑阵列（FPGA）和嵌入式标准产品（ESP）设计环境。他能更快更有效地帮助你提高生产效率，缩短设计周期，达成设计目标和功耗...
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2014-07-16 23:00:05
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在FPGA设计中常遇到复位的设计，一般情况下，复位分为同步复位和异步复位。 异步复位与同步复位相比，其利用到了D触发器的CLR端，消耗硬件资源小，所以在很多情况下各个模块的复位方式选取为异步复位。但是异步信号容易产生潜在的危险：当异步复位信号在时钟上升沿附近取消复位状态时，时序电路很可能在此出...
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2014-07-11 10:22:10
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此设计的结构包括：1.移位寄存器链，n阶的有n-1个寄存器。2.第一次累加部分。由fir滤波系数对称可得到对称的寄存器相加可以减小电路规模，所以第一次累加很有必要。3，锁存并移位部分。此部分是为了通过移出lut地址，通过给出lut地址即可得到lut输出。4，lut部分，该部分实现的主要功能是输出不同...
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2014-07-09 21:06:31
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1 准备工作
全部是按照官方操作的：http://wiki.ros.org/groovy/Installation/Source
apt-get install python-rosdep python-rosinstall-generator python-wstool build-essential
出现错误，找不到源 ，那个就要进入提示的页面：If you have tr...
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2014-07-09 09:51:04
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前文介绍到SRIO有多重类型的包，其中包含了Doorbell包，Doorbell是一种快速的通知类型的短消息，包头和携带信息都很短，用于master srio设备通知slave srio设备，可用于DSP间的消息通知，也可用于FPGA与DSP间的消息通知。
Doorbell包payload的大小为16bit，如下图阴影处为有效位，其他为reserve位。5,6位用于选择Doorbell中断状态寄...
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2014-07-05 23:53:45
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3.3V-5V电平转换电路如上图，左端接3.3V CMOS电平，可以是STM32、FPGA等的IO口，右端输出为5V电平，实现3.3V到5V电平的转换。现在来分析下各个电阻的作用（抓住的核心思路是三极管的Vbe导通时为恒定值0.7V左右）：假设没有R87，则当US_CH0的高电平直接加在三极管的BE上，>0.7V的电压要到哪里去呢？假设没有R91，当US_CH0电平状态不确定时，默认是要Trig输...
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2014-07-03 16:25:32
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【黑金原创教程】【Verilog那些事儿-驱动篇I 】连载导读
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2014-07-02 15:13:37
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