本文原创，转载请注明出处：http://www.cnblogs.com/risten/p/4166169.html1.系统原理通过频率控制字选择相位步进，产生访问ROM的地址，进而控制DAC的输出波形与频率。整个系统由时钟生成、相位累加、ROM、DAC组成。限于basys2开发板的限制，本次将输出D...
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2014-12-17 20:38:44
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我的verilog处女作，已通过ise仿真，过两天进行FPGA开发板仿真。暂时不给出原理图，过两天更新原理图，先准备考试O(∩_∩)O~【处女作，一天半查资料，半天敲写，两天调试，共八九次修改。】 1 module mu0(x1,x2,s,zero,overflow); 2 input [31:.....
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2014-12-17 14:16:32
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1、CCM：CCM报文的组包、解包、发送和接收都由FPGA来实现。网管配置相关属性，软件封装API，然后调用底层提供的接口进行配置。需要底层提供配置相关寄存器的接口函数。2、LB：LBM和LBR的封装和发送都由FPGA来完成，CPU负责调用接口配置相关寄存器参数。需要底层提供配置相关寄..
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2014-12-15 22:07:51
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解决FPGA时序问题的八大忠告
忠告一、、如果时序差的不多，在1NS以内，可以通过修改综合，布局布线选项来搞定，如果差的多，就得动代码。
忠告二、看下时序报告，挑一个时序最紧的路径，仔细看看是什么原因导致，先看逻辑级数是多少？是哪种电路有问题，乘法器 或者还是RAM接口数据 先弄清楚哪儿的问题
忠告三、搞时序优化的话 插入寄存器是王道 但也要看具体情况 不...
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2014-12-09 10:32:16
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这个16串口转以太网模块方案采用的是FPGA+W5500。串口部分利用串口数据收发硬件加速器，充分利用Buff及FiFO资源，从而极大程度上的提高了16串口的数据调度能力。与此同时，网络部分采用ToE技术的W5500，从而极大程度上的降低了系统中断及数据收发资源损耗，节省系统资源。使得网络吞吐表现力非常突出。应用有：工业控制，现场采集，安防门禁，机房监控。...
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2014-12-08 17:46:30
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本文转自http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html 1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（r...
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2014-12-07 17:43:55
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最近在调试一个sensor，是基于ARM+FPGA构架的 8个sensor的一个全景拍照的平台。FPGA是EP3C25，基带处理芯片是海思的HI3518e。整个框架和原理设计都OK。后面就是调试sensor。
OV5640接口方式，我选用的是DC接口（数字摄像头标准接口，亦或叫DVP、CAMIF接口）。其中DC接口的标准时序是 ＰＣＬＫ，ＶＳ，ＨＳ，ＤＢ［７：０］。根据时序接口方式，调整PCLK...
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2014-12-05 17:33:48
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