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搜索关键字:时序    ( 1596个结果
一路艰辛调试特权同学Verilog读写SDRAM实验,终于通了。
今年过完年回到学校,大概二月19日,开始调SDRAM这个实验,目的是想做最后的那个数码相框的项目。特权使用的SDRAM是三星的K4S641632(64M),而我板子上是海力士的H57V1262GTR(128M),由于不知道二者时序是否兼容,于是乖乖的按照特权的建议,仔仔细细的把《SDRAM-高手.....
分类:其他好文   时间:2014-08-23 13:57:20    阅读次数:284
网络编程中的同步与异步
网络编程中有三对关键的词,单线程与多线程、阻塞与非阻塞、同步与异步,同步与异步一直是比较疑惑的地方。以前认为,同步就是阻塞socket,异步就是非阻塞socket,现在发现这样理解很片面的,其实好多地方有同步异步的概念。数字电路中的同步与异步是针对时钟来说的同步时序逻辑电路:各触发器有相同的时钟脉....
分类:其他好文   时间:2014-08-23 02:16:19    阅读次数:226
Struts2的输入验证(二)-声明式验证证框架的原理
一、Struts2 声明式验证原理解析1、Struts2 默认的拦截器栈中提供了一个 validation 拦截器,validation 拦截器负责加载和执行已注册的验证程序。其运行时序图如下: 2、每个具体的验证规则都会对应具体的一个验证器,有一个配置文件把验证规则名称和验证器关联起来了,而实际....
分类:其他好文   时间:2014-08-22 17:41:39    阅读次数:248
用例图、类图与时序图的关系
类图和时序图是在软件系统设计中直接和程序代码相关联的图,准确地说,程序代码是由类图直接产生,而时序图可以定义类图的方法。用例图用来描述系统功能,和类图与时序图没有直接关系。类图在UML中由三个部分组成,如下图所示,分别表示类的名字、类的属性、类的方法。在定义一个类时可需要给出类的名字、属性和方法,其...
分类:其他好文   时间:2014-08-20 12:27:02    阅读次数:253
机房收费系统——登录优化
《机房收费系统个人版》基本上完工了,我的U层代码很多很乱。基本上是D层有几个函数,B层就对应有几个函数,U层使用对应B层中的每一个函数。比如说在登录中,U层首次要使用一个函数检查用户名和用户密码是否正确,然后再使用“添加用户上机记录”的函数。下面是登录的时序图:         登录业务比较简单,但是对于复杂的上机过程呢?U层要检查卡是否注册,余额是否充足,卡的状态是否在使用中,该卡是否现在...
分类:其他好文   时间:2014-08-16 18:33:00    阅读次数:341
HDU 1160 FatMouse's Speed(DP)
题意  输入n个老鼠的体重和速度   从里面找出最长的序列  是的重量递增时速度递减 简单的DP  令d[i]表示以第i个老鼠为所求序列最后一个时序列的长度  对与每个老鼠i  遍历所有老鼠j  当(w[i] > w[j]) && (s[i] #include #include using namespace std; const int M=1005; int w[M], s[M], d[...
分类:其他好文   时间:2014-08-15 17:56:39    阅读次数:232
I2C通信
项目之前研究了I2C通信协议的实现,完成FPGA对视频解码芯片SAA7111A的初始化配置,设计实现了I2C主机对从机(SAA7111A)32个寄存器的写操作,因此只简单实现了I2C的写时序。这次重新梳理学习了I2C协议,借助黑金开发板设计I2C主机控制器完成对EEPROM(24LC02)的读写操作...
分类:其他好文   时间:2014-08-11 20:32:02    阅读次数:466
机房重构(个人版)——类图
我认为机房重构的正确顺序是:数据库、画图(包图、类图、时序图)、文档最后是代码的实现。不过,虽然我这么认为,却没有完全按照这个进行。我认为,计划和顺序是死的,人是活的,如果进行到某一步,你进行不下去了,你会怎么办?      我的选择是,放下,从别的方式入手。就二次机房来说,我先做了包图,简单的做了类图(有一种不知道从哪里下手,不知道怎么开始的感觉),和第一次类图没有太大差别,因为我没有找到入手...
分类:其他好文   时间:2014-08-11 00:30:41    阅读次数:179
【WebForm】Repeater 序列号 在翻页情况下自增
asp.net Repeater控件分页时,序号列翻页重新从1开始计数问题的解决思路及方法: 一般情况下,使用 给序号列来自增。 但是在有分页情况下,这样做的结果就是在下一页的时候重新从一开始。 网上找到的资料是有的解决方案是绑定,还有的是在后台另构造序号列column来解决,都挺麻烦。最后...
分类:Web程序   时间:2014-08-06 17:23:01    阅读次数:227
FPGA 时序约束(altera timequest)
1 好的时序约束可以指导布局布线工具进行权衡,获得最优的器件性能,使设计代码最大可能的反映设计者的设计意图。 2 TimeQuest 是Altera 在6.0 版的软件中加入的具备ASIC 设计风格的静态时序分析(STA)工具。采用Synopsys Design Constraints(SDC)文件格式作为时序约束输入. 3 TimeQuest所做的就是建立时间和保持时间的检查。对于异步信...
分类:其他好文   时间:2014-08-04 17:56:47    阅读次数:229
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