VectorFields.Opera.V12.003功率计算布局工具 QuikLogic.QuickWorks.v9.8.4 1CD QuickLogic 是一个可编程逻辑阵列（FPGA）和嵌入式标准产品（ESP）设计环境。他能更快更有效地帮助你提高生产效率，缩短设计周期，达成设计目标和功耗...
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2014-07-16 23:00:05
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基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用。...
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2014-07-15 13:08:35
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FPGA是可编程逻辑器件（PLD：Programmable Logic Device）的一种。PLD是上世纪70年代发展起来的一种新型器件，它的应用和发展不仅简化了电路设计，降低了开发成本，提高了系统可靠性，而且给数字系统的设计方法带来了革命性的变化。截止到现在，出现了多种工艺、不同原理的PLD，如下。
? PLA（Programmable Logic Array）可编程逻辑阵列
? PAL（Programmable Array Logic）可编程阵列逻辑
? GAL（Generic Array Logic...
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2014-07-14 20:23:02
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分频器还是比较简单的，一般的思路是：每数几个时钟就输出一个时钟。最简单的当数二分频器了，每当时钟上升沿（或下降沿）就把输出翻转一下。这样就刚好实现了二分频器了。网上也搜到了最简实现”二分频最简单了，一句话就可以了： always @ (negedge clk) clk_2<=~clk_2;“但仿真时...
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2014-07-13 21:54:17
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吸取了上次制板的经验教训，新版本的DM8168又出炉了。。。
第一层：电源、DM8168、DDR3、FPGA、CPLD、Nandflash、USB、以太网、SATA、JTAG等。电源部分接地要充分，不吝啬自己的通孔，电源输出通过铜皮与通孔来和内电层相连，确保DM8168供电充足。1V0_AVS很重要，所以特意做的很仔细，这个电源供应不上，DM8168连系统都启动不起来。产生AVS的电源芯片发热量...
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2014-07-12 18:46:40
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硬件平台：S3C6410
操作系统：Ubuntu、windows
板子系统：Android
开发工具：jdk，ndk，eclipse
本次测试从linux内核模块编译开始，以S3C6410的pwm驱动为例。
pwm_6410.c:
#include
#include
#include
#include
#include
#include
#include
#inclu...
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移动开发 时间：
2014-07-12 17:01:01
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在FPGA设计中常遇到复位的设计，一般情况下，复位分为同步复位和异步复位。 异步复位与同步复位相比，其利用到了D触发器的CLR端，消耗硬件资源小，所以在很多情况下各个模块的复位方式选取为异步复位。但是异步信号容易产生潜在的危险：当异步复位信号在时钟上升沿附近取消复位状态时，时序电路很可能在此出...
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2014-07-11 10:22:10
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此设计的结构包括：1.移位寄存器链，n阶的有n-1个寄存器。2.第一次累加部分。由fir滤波系数对称可得到对称的寄存器相加可以减小电路规模，所以第一次累加很有必要。3，锁存并移位部分。此部分是为了通过移出lut地址，通过给出lut地址即可得到lut输出。4，lut部分，该部分实现的主要功能是输出不同...
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2014-07-09 21:06:31
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1 准备工作
全部是按照官方操作的：http://wiki.ros.org/groovy/Installation/Source
apt-get install python-rosdep python-rosinstall-generator python-wstool build-essential
出现错误，找不到源 ，那个就要进入提示的页面：If you have tr...
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2014-07-09 09:51:04
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前文介绍到SRIO有多重类型的包，其中包含了Doorbell包，Doorbell是一种快速的通知类型的短消息，包头和携带信息都很短，用于master srio设备通知slave srio设备，可用于DSP间的消息通知，也可用于FPGA与DSP间的消息通知。
Doorbell包payload的大小为16bit，如下图阴影处为有效位，其他为reserve位。5,6位用于选择Doorbell中断状态寄...
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2014-07-05 23:53:45
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