根据计数器的特征，采用FPGA设计时钟分频以及数据通路选择，从而使得FPGA内部逻辑资源以及引脚得到优化或节省。
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2014-09-21 17:06:00
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虽然Modelsim的功能非常强大，仿真的波形可以以多种形式进行显示，但是当涉及到数字信号处理的算法的仿真验证的时候，则显得有点不足。而进行数字信号处理是Matlab的强项，不但有大量的关于数字信号处理的函数，而且图形显示功能也很强大，所以在做数字信号处理算法的FPGA验证的时候借助Matlab会大...
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2014-09-19 11:51:15
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今天调试 视频 4k（3840 x 1920）的vsync信号 进入 170mhz 的时钟域， 发现输出来的信号信号抖动特别厉害。后来才发现这是不同时钟域 造成的影响。 快 时钟域的信号进入 慢时钟域 可能出现 采集不到的情况。所以我把 一个时钟的高电平 变为 3个时钟的高电平， 这样就能保证 慢时钟域肯定能够采集到。
always @(posedge clk or nege...
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2014-09-18 19:01:44
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最近需要调试一个fpga的驱动，整的很蛋疼！dev_dbg 想使用这个作为调试输出都不成功，已经被彻底打败了！反思中...
目前是根据以下相关设置后均不能打印，和网上说的有些出入，问题还得研究下。
驱动程序调用dev_dbg的地方
打卡debug功能
printk.c的console默认级别也修改为8了
device.h文件
#insmo...
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2014-09-17 18:40:32
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spld、cpld及fpga等能实现任何逻辑的本质是，任何一个逻辑都能由多项式表示（或逼近）。多项式无非就是乘运算和加运算。而正好，与门符合乘，或门符合加。
fpga扩展架构SOPC，即片上可编程系统。分为两种，一种是纯FPGA架构的SOPC，称SOPC系统。一般内嵌乘法器、乘加器、吉比特传输模块等等，可以使原来利用逻辑实现的资源消耗多、速度慢的算法得到很大的优化。另一种是围绕FPGA的...
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2014-09-17 10:20:32
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实验室做FPGA开发时经常用到Verilog，代码规范成为一个问题，于是乎写了一个Perl脚本对代码进行规范化，主要是进行自动缩进和对齐。代码如下，初学Perl，请读者赐教：#####################################################
# 代码缩进对齐脚本
# 功能：对Verilog代码进行自动缩进和对齐处理，
# 该版本目前还没有对case语句进行...
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2014-09-16 23:44:31
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【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】 搞过嵌入式开发的朋友都知道无论在实际环境还是在fpga上调试代码是一件非常辛苦，同时吃力不讨好的事情。一方面芯片的片上资源少，另外一方面就是除了软件之外你还要处理各种以外的硬件事故。好一点的公司可能还会提供虚拟机来调试，但很多时候虚拟机的稳定性也是一个问题。搞过skyeye的朋友应该比较...
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2014-09-16 19:03:51
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1. 基本的约束方法为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为：输入路径（Input Path），使用输入约束寄存器到寄存器路径（Register-to-Register Path），使用周期约束输出路径（Output Path），使用输出约束具体的异常路径（P...
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2014-09-14 20:38:57
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