我们在做FPGA设计时，有时会用到时钟频率奇数分频的频率，例如笔者FPGA的晶振为50M，当我们需要10M的时钟时，一种方式可以使用DCM或PLL获取，系统会内部分频到10M，但其实VERILOG内部也完全能实现，所以我们还是来了解一下。 有这样一个欢乐的时钟了，我们要得到以下的分频效果： 奇数分频 ...
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2017-05-12 10:16:07
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7.1 过拟合的问题 7.2 代价函数 7.3 正则化线性回归 7.4 正则化的逻辑回归模型 7.1 过拟合的问题 如果我们有非常多的特征，我们通过学习得到的假设预测可能能够非常好地适应训练集（代价函数可能几乎为 0），但是可能会不能推广到新的数据。 下图是一个回归问题的例子： 第一个模型是一个线性 ...
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2017-05-06 17:56:55
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S5PV210的时钟系统 （外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟） 1.为什么要时钟系统？SoC内部有很多器件，譬如CPU、串口、DRAM控制器、GPIO等内部外设，这些东西要彼此协同工作，需要一个同步的时钟系统来指挥 2.为什么要内部先高频然后再分频？ ...
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2017-03-26 13:30:59
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Spark中定义的损失函数及梯度，在看源码之前，先回顾一下机器学习中定义了哪些损失函数，毕竟梯度求解是为优化求解损失函数服务的。监督学习问题是在假设空间F中选取模型f作为决策函数，对于给定的输入X，由...
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2017-03-20 19:32:19
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