710提供7个系统时钟选择 FRC振荡器（快速RC，内部标称值为7.37MHz） 带PLL的FRC振荡器 主（XT、HS、EC）振荡器 带PLL的主振荡器 辅助（LP）振荡器 LPRC振荡器 带后分频器的FRC振荡器 关于晶振频率啊，指令周期啥的请参照以前的随笔1937之定时器的那篇 而710的主振 ...
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2016-12-03 01:46:49
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学习FPGA逻辑设计课程 熟练使用ISE Quartus Modelsim掌握四种FPGA经典设计思想：流水线 乒乓操作 串并转换 数据同步调试经常的模块：PLL RAM ROM FIFO dds 任意奇偶分频 计数器 状态机 掌握测试文件编写方法常用接口协议逻辑开发：串口（rs232 rs485 ...
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2016-11-12 22:21:24
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Html+CSS基础之Html 注：本文摘自慕课网http://www.imooc.com HTML+CSS基础课程； 1. HTML是网页内容的载体。内容就是网页制作者放在页面上想要让用户浏览的信息，可以包含文字、图片、视频等。 2. CSS样式是表现。就像网页的外衣。比如，标题字体、颜色变化，或 ...
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2016-11-09 10:54:10
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根据不同的显示器分辨率，需要不同的刷新频率。 其中显示模式中@60表示显示器1秒钟刷新60帧。 其中时钟（MHz），表示FPGA输出给显示器的时钟频率。需要我们配置PLL的时钟频率为对应频率。 其中行时序和帧时序可通过VGA行扫描和场扫描时序得出：a\b\c\d\e分别对应表格中的字母 ...
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2016-10-28 02:41:28
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一、NAND FLASH的特点 S3C6410的NAND FLASH控制器有如下特点 1、自导入模式：复位后，引导代码被送入到8KB的STEPPINGSTONE中，引导代码移动完毕，引导代码将在STEPPINGSTONE中执行。导入期间，NAND FLASH控制器不支持ECC矫正。 2、NAND F ...
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2016-10-22 20:34:03
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PLL ：Phase Locked Loop 中文：锁相环 ...
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2016-10-12 22:38:55
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1.时钟体系的了解 所用晶振：12M PLL的个数：APLL、MPLL、EPLL 产生的时钟及其用途： 2.时钟初始化流程 注：SYCLK用于arm核 3.分频系数 DIVARM设为0，DIVHCLK2设为1，DIVHCLK设为1，DIVPCLK设为3。 4.设置SYSCLK(APLL、MPLL) ...
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2016-09-11 11:32:29
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简介： Tiny6410 时钟逻辑为整个芯片提供了3种时钟分别为FCLK、HCLK、PCLK有三个PLL 分别为APLL、MPLL、EPLL。 APLL 专用于CPU MPLL 供AHB（存储/中断/LCD等控制器）/APB(看门狗、定时器，SD等)总线上的设备使用 EPLL 供UART,IIC,I ...
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2016-08-28 12:24:36
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DDR2IP系统框图2.IP参数设置1)时钟设置PLLreferenceclockfreqency是参考输入时钟，一般由外部晶振或外部PLL输出提供Memoryclockfreqency是DDR时钟，一般CYCLONEIV最快只能支持200M，根据不同的型号和BANK而不同Controllerdatarate有Full和Half模式，选择Half模式后，Localinter..
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2016-08-19 22:25:32
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