我们之前介绍了如何使用Modelsim SE进行仿真和利用do文件的仿真方法，但是其中待仿真的模块是我们自己编写的Verilog模块，但是在实际工作中，我们的设计中会经常用到FPGA厂商给我们提供的现成模块—IP核，这些模块我们看到不到源代码，只知道IP核的端口信息，当我们要仿真的时候，同样要向Modelsim提供这些IP核的信息，而FPGA厂商也会给我们提供相应的IP核的编译库文件，我们如果设计...
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2016-04-22 19:51:08
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在STM32中，一共有5个时钟源，分别是HSI、HSE、LSI、LSE、PLL （1） HSI是高速内部时钟，RC振荡器，频率为8MHz； （2） HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围是4MHz – 16MHz； （3） LSI是低速内部时钟，RC振荡器，频率为40 ...
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2016-04-21 01:40:08
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1.有多种可选的时钟源用来驱动系统时钟SYSCLK ? HSI 8 MHz RC oscillator clock 内部8M的HSI ? HSE oscillator clock 外接高速晶振 ? PLL clock PLL时钟 ? HSI48 48 MHz RC oscillator clock ...
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2016-04-13 12:42:24
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时钟两种能够提供时钟的方式：1） 晶振2） PLL（也就是锁相环）：通用PLL需啊一个晶振，和对晶体特定频率分频或倍频的锁相环电路。 学习ARM9时钟的四步：1） 晶振：12MHZ2） 有多少个PLL：两个，MPLL和UPLL3） PLL产生了哪些时钟：MPLL：FCLK HCLK PCLKUPLL...
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2016-03-08 23:25:22
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led_100M 硬件开发 新建原理图 参照实验二（led） QSys调用模块 参照实验二（led） 原理图添加IP模块 参照实验二（led），在调用PLL的时候需要修改系统和SDRAM的时钟频率为100M，其他部分与实验二（led）相同。
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2016-02-29 21:19:35
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用时钟源来产生时钟！ 在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。①、HSI是高速内部时钟，RC振荡器，频率为8MHz。②、HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz。③、LSI是低速内部时钟，RC振荡器，频率为40kHz
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2016-01-30 22:46:20
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对于全局时钟的管理，涉及到关于亚稳态的知识，大家可以上网搜索相关资料，这里不再赘述。亚稳态最简单的理解形式是无法判断是处于高电平状态还是处于低电平状态，这样会导致整个系统不稳定，会出现逻辑上的错误。 任何对时钟的管理形式，都是最大限度避免亚稳态情况的出现，从而提高MTBF（平均无故障时间）。 对于....
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2016-01-22 17:44:07
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DCM_BASE 基本数字时钟管理模块的缩写，是相伴和频率可配置的数字锁相环电路，常用于FPGA系统中复杂的时钟管理。如需要频率和相位动态配置，则可以选用DCM_ADV原语，如需要相位动态偏移，可使用DCM_PS原语。Eg. DCM_BASE # ( .CLKDV_...
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2016-01-20 14:29:35
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PLL实际上是一负反馈系统，其作用是使得电路上的时钟和某一外部时钟的相位同步pll锁相环有三部分组成：鉴相器PD、环路滤波器LF和压控振荡器VCO原理：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。PD，的作用是检测输入信号和输出信号的相位差LF，将转换后的电压进行滤波形成控制电压.倍频：...
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2016-01-01 14:58:15
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最终的功能怎么说呢。。一个字——怂！（PS：此时此刻只想默默地发个笑不出的表情。。。）算个半成品吧，不过还是记录一下，中间对Verilog有了很多新的理解其实其中的一部分代码是借鉴网上的，比如PLL.v，比如VGA驱动时序，比如按键消抖。。1. PLL.v 这个据说是可以自动生成的，还有待学习——....
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2015-12-15 19:29:57
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