前言 在编译xilinx的uboot的时候出现了一个问题，始终报错：“strip: Unable to recognise the format of the input file `gen_eth_addr'” 1 分析 一般对于编译链接命令出现这样的错误，都是因为目标文件和命令的编译环境不一样导 ...
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2016-10-21 07:43:59
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逻辑单元在FPGA内部，是用于完成用户逻辑的最小单元 逻辑单元在ALTERA叫作(Logic Element, LE ) LE, 在XILINX里叫做LC(LOGIC CELL) a) 逻辑单元在FPGA内部，用于完成用户逻辑的最小单元。一个逻辑阵列包含16个逻辑单元以及一些其他资源，在一个逻辑阵列 ...
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2016-09-21 01:40:59
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FIR仿真教程__Altera FIR 乘着前面写了一个FFT的操作教程，那么趁热把自己做的FIR也顺便写个教程回顾一下，方便以后使用，因为上家公司使用的是Altera的器件，同样这次仿真也就使用Altera 的IP直接进行演示，后期有时间再弄弄Xilinx的。O(∩_∩)O~ 1 FIR的原理 F ...
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2016-09-18 22:14:49
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之前最常用的一个attribute就是mark_debug了，语法如下：(*mark_debug="ture"*)。 今天又学到几个新的，原文在这里：http://china.xilinx.com/support/answers/54357.html 一、PARALLEL_CASE (Verilog ...
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2016-08-21 19:56:19
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原文地址：http://www.fpga4fun.com/PCI-Express6.html Let's try to control LEDs from the PCI Express bus. Xilinx's "Endpoint Block Plus" core allows us to wo ...
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2016-08-21 18:33:12
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http://julius.osdn.jp/en_index.php?q=index-en.html Open-Source Large Vocabulary CSR Engine Julius https://forums.xilinx.com/t5/Xcell-Daily-Blog/Zynq-b ...
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2016-08-17 21:12:37
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Constraints Editor 概述 约束设定放置位置、实现资源类型、名称、信号方向以及针对时序分析和设计实现的时序考虑；Xilinx逻辑约束保存在UCF文件中 指定全局时序约束 指定端口时序约束 创建资源子集和时序检测点以进行时序约束 利用子集和时序检测点实现时序约束的远期优化 可进行多维约 ...
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2016-08-02 13:02:53
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原文地址：http://www.fpga4fun.com/PCI-Express5.html Xilinx makes using PCI express easy - they provide a free PCI Express core (called "Endpoint Block Plus ...
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2016-07-30 21:10:40
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俗话说“授之鱼不如授之以渔”，看到这边有人要资料有人送资料的，其实论坛不更应该是一个交流的空间么？那就让找资料更有效率一点，让大家花更多时间来交流吧。言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。一、软件X ...
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2016-07-28 14:23:23
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在ModelSim中添加Xilinx ISE仿真库 说明： l ModelSim一定要安装在不带空格的目录下，即不要安装在“Program Files”目录下。如作者是安装在D:\softwares\Modelsim目录下。 l ISE软件也最好安装在不带空格的目录下。 1、找到开始菜单->程序-> ...
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2016-07-28 14:05:37
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