FPGA边沿检测Verilog代码（上升沿，下降沿，双边沿） 实现思路：用两个一位寄存器直接异或可以实现 代码实现： ? module edge_detect( input clk, input rst_n, input data_in, output raising_edge_detect, // ...
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2020-03-12 18:25:54
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多生成树（MST）是把IEEE802.1w的快速生成树（RST）算法扩展而得到的，多生成树协议定义文档是IEEE802.1S。多生成树提出了域的概念，在域的内部可以生成多个生成树实例，并将VLAN关联到相应的实例中，每个VLAN只能关联到一个实例中。这样在域内部每个生成树实例就形成一个逻辑上的树拓扑结构，在域与域之间由CIST实例将各个域连成一个大的生成树。各个VLAN内的数据在不同的生成树实例内
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2020-03-09 01:35:42
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1、原题 2、代码 module sequence_detect( input clk, input rst_n, input [7:0] stringB_in, input stringB_en , input stringB_over , output reg [4:0] location, o ...
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2020-03-04 23:18:27
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tinyalu_pkg.sv package tinyalu_pkg; typedef enum bit[2:0] {no_op = 3'b000, add_op = 3'b001, and_op = 3'b010, xor_op = 3'b011, mul_op = 3'b100, rst_op ...
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2020-02-26 18:54:24
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现象 ets Jan 8 2013,rst cause:2, boot mode:(3,6) load 0x40100000, len 25020, room 16 tail 12 chksum 0xef ho 0 tail 12 room 4 load 0x00000000, len 0, roo ...
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2020-02-21 13:05:01
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用USB转TTL连接ESP8266WiFi模块，并在串口通信界面上依次输入以下命令 AT+CWMODE=1 //STA模式AT+RST //重启模块AT+CWJAP="MYGENO","huawei@123" //连接路由器AT+CIPMUX=0 //开启单连接AT+CIPSTART="TCP"," ...
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2020-02-14 12:36:42
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一、电平特性 二、单片机I/O口介绍 Vcc：电源脚 Vss：接地脚 P1.0~P1.7：8位IO口 RST：复位引脚 P3.0~P3.7(第二功能)：8位IO口 P0.0~P0.7：8位IO口 P2.0~P2.7：8位IO口 三、初识电容电阻 直插排阻：图中共9个引脚，说明有8个电阻，其中一个脚为 ...
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2020-01-29 16:07:03
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1 module flow_led( 2 input sys_clk , //系统时钟，外部时钟50M 3 input sys_rst_n, //系统复位，低电平有效 4 5 output reg [3:0] led //4个LED灯 6 ); 7 8 //reg define 9 reg [23: ...
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2020-01-18 14:58:00
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1:debug的串口被占用 2:从Keil 迁移到的LINUX下开发. 3:手上只有JLinkOB,(4线:CLK,SWIO,GND,RST) 4:设备只引出了4线(SWO 没接出) 环境: JLink版本: 执行 JLinkExe 命令会先显示版本信息 SEGGER J-Link Commande ...
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2020-01-15 22:44:09
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一、什么是长连接 HTTP1.1规定了默认保持长连接（HTTP persistent connection ，也有翻译为持久连接），数据传输完成了保持TCP连接不断开（不发RST包、不四次握手），等待在同域名下继续用这个通道传输数据；相反的就是短连接。 HTTP首部的Connection: Keep ...
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2020-01-15 11:43:49
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