外部时钟 时钟信号的来源在FPGA芯片外部，通常的，外部时钟对于FPGA来说是必需的，因为FPGA内部没有供内部逻辑使用的时钟和激励电路。 2内部时钟 再生时钟 再生时钟是以一个输入时钟作为参考，在此基础上通过调整其频率和相位产生的新时钟，FPGA中产生再生时钟信号的模块只有PLL和DCM（注意，两 ...
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2018-11-20 21:44:01
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数据库服务器内存由16G增加为64G，为充分利用内存资源，对Oracle内存参数做了如下调整： 在重启数据库时出现如下报错： 该问题是由于memory_target小于sga_max_size导致的，通常memory_target值需为sga+pga内存的和，因此需将memory_target值调大 ...
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2018-11-11 21:02:37
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之前的项目中更多的是有师兄提供经验和帮助，追求的是快速上手，所以不管对于硬件电路设计，还是verilog电路编程，甚至是FPGA内部的资源，都没来得及系统地学习，最近在做算法到电路的实现，正好系统学习，将感悟记于此，如有错误，欢迎指出、讨论。 一、关于时钟引脚 FPGA芯片一般有好几组时钟引脚 CL ...
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2018-11-04 19:33:56
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VNPY ├─examples 可以运行起来的实际程序│ ├─CoinapiDataService│ ├─CryptoTrader│ ├─CtaBacktesting│ ├─CtaTrading│ ├─DataRecording│ ├─FutuDataService│ ├─FutuTrader│ ├ ...
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2018-10-30 13:14:01
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应用某个批量无法正常进行，通过报错排查是由于在12c中参数pga_aggregate_limit参数的限制导致，此参数限制为硬性限制。此参数的修改非常简单，修改之后立即生效，需要注意的是此处CDB、PDB的pga_aggregate_limit参数都做了限制，调整的时候都做了调整。 ...
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2018-10-24 10:46:26
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区块链的深入技术篇写到了现在，我们已经一起看过了很多国外区块链项目的技术逻辑。实际上，国内的优质区块链项目其实也不少，并且势头很足，不容小觑。 我在前面的文章中介绍过国内的几个区块链项目，不过仅从发展的角度做了一个简要概述，并没有进行深入探讨，今天我们就重点来看一看这些项目的设计思路与技术特点。 小 ...
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2018-10-24 01:18:07
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``` #include DigitalOut Aout(p5); DigitalOut Bout(p6); Serial pc(USBTX,USBRX); void item1() { Aout = 0; wait(0.01); Bout = 0; wait(1.5); } void item2(... ...
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2018-10-22 22:19:06
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寄存器堆（Register File）是微处理的关键部件之一。寄存器堆往往具有多个读写端口，其中写端口往往与多个处理单元相对应。传统的方法是使用集中式寄存器堆，即一个集中式寄存器堆匹配N个处理单元。随着端口数量的增加，集中式寄存器堆的功耗、面积、时序均会呈幂增长，进而可能降低处理器总体性能。 下图所 ...
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2018-10-21 00:53:17
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本文从本人的163博客搬迁至此。 接下来用USB-6009和LabVIEW实现对二极管最重要的特性曲线“V-I特性曲线”的测试和绘制。 一、什么是二极管V-I特性曲线 康华光版的《电子技术基础——模拟部分》这样介绍二极管的V-I特性：在二极管正向特性（在PN结两端施加N正P负的电压时的特性）的起始部 ...
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2018-10-18 13:12:43
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