1.查询某个schema,某张表的创建时间。 SELECT CREATE_TIME FROM INFORMATION_SCHEMA.TABLES WHERE TABLE_SCHEMA='db_campus(库名)' AND TABLE_NAME='tb_ilovi_device(表名)'; 2. 开 ...
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数据库 时间：
2020-03-13 14:34:27
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在设计项目的时候，系统时钟通常只有一个，而在工程应用中经常用到各种频率的时钟，这时候就要对系统时钟进行分频或者倍频以满足工程需求。 1、时钟分频两种方法： 1) PLL IP核：频率之间是否成整数比均可，可分频可倍频 2) Verilog 编写代码：频率之间得成整数比，仅可分频 在作为时钟使用的时候 ...
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2020-03-12 17:12:24
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本文使用的solr版本为8.4.1，学习当然是学习最新版本~ 项目结构 bin中存放执行脚本 contrib中包含solr专用功能的附加插件 dist中包含主要的solr.jar文件 docs在线文档 example示例 licenses第三方库的所有许可证 server应用程序核心 命令 启动、重 ...
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2020-03-09 17:52:48
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接着上节8421BCD转余3码Verilog HDL的设计(1)，分析另一条路径A-C分支 (1)在C状态，t1时刻Bin输入的值可能为0或者1：当bin输入0时，进入F状态；当bin输入1时，进入G状态,比特流Bin二进制为t3t2t1t0的可能性如下： C状态(t1时刻，Bin=0),Bout= ...
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2020-03-08 22:07:12
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Natas23： 一个登录页面，查看源码，发现关键代码： if(array_key_exists("passwd",$_REQUEST)){ if(strstr($_REQUEST["passwd"],"iloveyou") && ($_REQUEST["passwd"] > 10 )){ echo ...
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2020-03-06 23:54:59
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引言 时序逻辑对于数字电路设计十分重要，本文针对数字电路中的时序逻辑部分进行了系统的回顾。 存储器件 由于时序逻辑的输出不但受当前输入影响，还受之前的输入的影响，所以需要有存储单元对以前的输入进行存储。 SR锁存器（set-reset） 电平敏感器件 实际在Verilog中，很多情况应该避免使用锁存 ...
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2020-03-06 11:21:15
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高精度 四位压缩 基本原理： 建立一个数组 每一位上存4位数字 运用一定的方法运算，以实现大整数的运算； 封装在了结构体内； 目前只有高精度+高精度、高精度*单精度、max（高精度，高精度）； 代码： //高精度四位压缩 const int M=85,mod=10000; struct HP { i ...
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2020-03-06 01:05:22
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1、前提是已经下载LoadRunner安装文件，及已经安装成功： 安装包： 安装成功后，桌面会出现3个图标： 下面，开始安装汉化包： 1.右键点击“HP_LoadRunner_12.02_Community_Edition_Language_Packs_T7177-15062.exe”安装包，选择“ ...
1、下载安装包： 链接：https://pan.baidu.com/s/1hiGC9FjfKOFRWHVfMAHaeg 提取码：sr8x 如下图所示，咱们直接安装社区版“HP_LoadRunner_12.02_Community_Edition_T7177-15059” 2、右击“HP_LoadRu ...
今天学习了一个控件：ListView package com.example.hp.listview.Activity; import android.support.v7.app.ActionBarActivity; import android.os.Bundle; import android ...
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移动开发 时间：
2020-03-02 01:13:22
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