q '0'); 表示将q的所有位赋值为0，当q位数较多时比较方便。。。
信号属性函数：用来得到有关信号的行为功能信息;
信号‘event：当前的一个相当小的时间间隔内有信号事件发生,则返回’true’,否则返回‘false’;
关于conv_std_logic_vector 和 conv_integer 这两个函数的使用问题...
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2014-06-11 06:26:39
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可在结束仿真位置添加如下代码：assert false report "Simulation
is finished!" severity Failure;则在Modelsim run -all下自动终止并打印"Simulation is
finished!"。
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2014-05-05 23:41:00
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VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个很不错的选择。VHDL与Verilog语言的语法规则不同，它们的TestBe.....
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2014-05-01 10:15:20
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