1 如果FPGA设计中包含不同频率的时钟，就会涉及异步时钟的问题。我们需要一些方法来使得时钟同步，从而保证FPGA设计的可靠性。
2 在建立和保持时间所构成的有效时间窗口内，数据输入到触发器进行转换。如果数据的到达时间不满足建立或者保持时间就会产生时序冲突。此时触发器的输出就有可能停留在非逻辑0 或1 的范围内（这个状态叫做准稳态），从而造成逻辑错误。
3 如果异步时钟的相位不...
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2014-07-23 17:18:32
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1.Warning: An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps wh...
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2014-07-23 11:56:06
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【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验八：PS/2模块② — 键盘与组合键
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2014-07-22 22:46:36
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1 相对于ASIC，FPGA是耗电器件，不适合超低功耗设计技术。
2 在CMOS技术中电路的动态功耗与门和金属引线的充放电有关，电容消耗电流的一般方程为
I=V* C*f
V 是电压，对于FPGA来说是一个定值。C 电容与直接被触发的门的数量以及连接这些门的布线长度有关，频率f直接与时钟频率相关。所以降低功耗都要以降低C， f入手。...
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2014-07-22 00:30:38
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ipconfig/all
route print 显示本机所有的网络
网关是什么
那么网关到底是什么呢？网关实质上是一个网络通向其他网络的IP地址。比如有网络A和网络B，网络A的IP地址范围为“192.168.1.1~192.
168.1.254”，子网掩码为255.255.255.0；网络B的IP地址范围为“192.168.2.1~192.168.2.254”...
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2014-07-19 18:41:19
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FPGA面积优化
1 对于速度要求不是很高的情况下，我们可以把流水线设计成迭代的形式，从而重复利用FPGA功能相同的资源。
2 对于控制逻辑小于共享逻辑时，控制逻辑资源可以用来复用，例如FIR滤波器的实现过程中，乘法器是一个共享的资源，我们可以通过控制资源实现状态机，从而复用乘法器，当然这样也牺牲了面积。
3 对于具有类似计数单元的模块，可以采用全局的计数器，以减小面积。例如...
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2014-07-17 20:37:46
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FPGA 设计中的流量，时滞，时序
流量：每个时钟周期能够传输的数据位。
时滞：数据从输入到输出需要经历的时钟周期；
时序：两个元件之间的最大延迟，他决定系统的最高时钟速度。
1 采用流水线可以提高 流量；
例如计算X^3,迭代结构
流水线：
此时
流量=8/1
时滞=3
时序=乘法器延迟
2 如果要求低时滞则可以去掉寄存器
3 降低时序，提高...
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2014-07-17 16:31:57
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1. Quartus 中 Modelsim-Altera 设置的问题在Quartus II 13.1中， 需要选定好可执行程序的位置，要注意描述的是路径！而非程序设置结果默认D:\altera\13.1\modelsim_ase\win32aloem，需要在最后加斜线，D:\altera\13.1\...
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2014-07-16 18:35:01
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【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验七：PS/2模块① — 键盘
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2014-07-16 15:42:49
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基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用。...
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2014-07-15 13:08:35
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