十多年的研发经验，积累了丰富的FPGA学习资料>3000T，欢迎技术交流和学习， TEL&VX:[ 13410174420],经过十多年的打磨，项目经验丰富，承接无线射频、医疗、视觉工业、数据中心、移动通信、汽车电子领域的项目，提供专业的FPGA技术服务。 团队开发过多个案例，有需要的朋友可以加伟芯 ...
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2021-06-02 15:54:38
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1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~A}}(B[1:0]&C[3:2]) ？ A. 00 B. 01 C. 10 D. 11 ~^A = ...
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2021-04-28 12:21:02
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RTL(Register transfer Level)级和综合(Synthesize)的概念 在之前我们已经谈过，HDL语言有五个层次：系统级，行为级，RTL级，门级，晶体管级。而我们主要也是在RTL级使用Verilog语言。 RTL正如它名字说的那样，主要描述的是寄存器到寄存器之间逻辑功能的实现 ...
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2021-04-07 10:56:44
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1、前言 有点小激动，今天好像发现了新大陆。不知道讲的对不对，姑且记录一波，有不对的地方大家请指正。 在FPGA中，流水线技术就是向组合逻辑中插入寄存器，提升系统的时钟频率。 2、实际电路中的流水线 参考：FPGA流水线的详细解析 参考：流水线技术 参考：系统架构之流水线技术 在一个简单的例子中，如 ...
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2021-04-02 12:59:33
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作为引子，首先来看一段描述（内容引用自@Dr. Pong P. Chu的书籍之《FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC》的书籍说明部分），该段介绍了SystemVerilog对比Verilog在RTL ...
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2021-03-26 15:13:28
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assume cs:code,ss:stack stack segment db 128 dup (0) stack ends code segment start: mov ax,stack mov ss,ax mov sp,128 call copy_boot ;设置CS:IP为0:7e00h ...
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2021-03-11 20:35:32
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IC和PCB流程类比 肖克利半导体实验室 - 仙童 - 摄像 蒲公英 ASIC: 全定制：每一层自己做；PN结 半定制：用别人设计的；调用 PAL PLA PLD FPGA FPGA base on LUT or MUX VLSI 超大集成电路 流程和任务 - 前端、后端 验证70%时间 交换机例子 ...
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2021-03-06 14:51:30
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1. 感光原理 Camera Sensor是由数百万上千万数量小方块的CCD或CMOS感光元件（简称像素），以平面阵列方式排列组成，其感光原理是于感光元件表层上整合RGB（红、绿、蓝）三原色的滤镜，通过对一个一个的感光点对光进行采样和量化形成图像。Sensor中每一个感光点只对应一个彩色滤光片，因此 ...
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2021-03-04 13:31:43
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参考答案 assume cs:codeseg codeseg segment separator: db '/', '/', ' ', ':', ':' date_index: db 9, 8, 7, 4, 2, 0 ; 这几个位置没啥规律，耽误我写循环 start: mov ax, cs mov ...
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2021-03-01 14:15:42
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编程，以“年/月/日 时:分:秒”的格式打印当前时间 代码如下： assume cs:codesg datasg segment str:db '0123/56/89 bc:ef:gh$' s_p:dw 0,2,5,8,0bh,0eh,11h ;用来指向str中打印时间的位置 c_p:dw 32h, ...
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2021-02-26 13:19:11
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