LS1046A 处理器基于QorIQ LS系列架构，将四个Arm? Cortex?-A72处理器内核与数据通道加速和网络，网络连接，网络附加存储，打印和成像以及通用所需的网络，外部设置接口相结合。
其SerDes模块功能强大，相互关系稍微复杂，因此本文通过对CPU SerDes通道的相对关系的分析，以及 LS1046A 开发板对于SerDes配置的梳理，希望可以帮助用户在使用我们LS1046A开发板或者自己做一件的时候对SerDes通道的配置有一个清晰的思路。
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2020-04-29 18:28:03
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DDR SDRAM接口的示意图： CAC总线表示Command，Address，Control Pin，时序相对简单，单向单周期，通过以下命令约束： create_generated_clock -name DDRCLK \-source [get_pins UPLL0/CLKOUT] \-divi ...
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2020-04-07 13:02:09
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添加多个仓库 方法一 注意这里的 origin 和 gitee 为自定义远程仓库的名字，不能重复。 方法二 添加第二个gitee仓库 总结 配置1可以选择任一仓库进行pll，而配置2缺默认只能从config中的第一个url内的仓库pull代码。 ...
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2020-04-04 22:55:50
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说明由于项目测试需要，须安装如下版本的docker组建：Docker：18.09.6nvidia-docker2：18.09.6部署Docker主要步骤如下：（1）安装基础包apt-getinstall-yapt-transport-httpsca-certificatescurlsoftware-properties-common（2）添加apt-keycurl-fsSLhttp://mirro
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2020-03-25 19:03:26
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P1541 考虑 $DP$ 首先考虑 $DP$ 的状态表示：$dp[a][b][c][d]$ 表示 走 $1$ 格还剩 $a$ 个，走 $2$ 格还剩 $b$ 个，走 $3$ 格还剩 $c$ 个，走 $4$ 个还剩 $d$ 个最大的权值和。 那么在当前状态下在还能走的情况下可以走一格，两格，三格，四 ...
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2020-03-18 23:30:17
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在设计项目的时候，系统时钟通常只有一个，而在工程应用中经常用到各种频率的时钟，这时候就要对系统时钟进行分频或者倍频以满足工程需求。 1、时钟分频两种方法： 1) PLL IP核：频率之间是否成整数比均可，可分频可倍频 2) Verilog 编写代码：频率之间得成整数比，仅可分频 在作为时钟使用的时候 ...
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2020-03-12 17:12:24
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先说明一下pll的端口功能，原理图如下： 端口 位宽 输入/输出 说明 inclk0 1 input 时钟50M(初始时钟) areest 1 input pll复位信号，高电平有效 c0 1 output 倍频后的时钟，这里设置成了100M locked 1 output 判断pll是否已锁定（稳 ...
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2020-02-24 18:42:19
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本实例使用LPC2138微控制器，Keil+Proteus模拟实现。 本实例使用定时器计数，当计数值到达时触发定时器中断，在定时器中断程序中喂狗，涉及模块包括晶振、PLL、定时器、看门狗和VIC。 每次喂狗的同时，将P0.1 GPIO输出电平取反，外接一个LED灯作为Active信号灯。 直接贴代码 ...
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2020-02-21 11:23:57
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Educational Codeforces Round 76 (Rated for Div. 2) ...
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2020-02-09 20:38:24
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1.整体框图 === 系统框图 时钟框图 解析： 晶振（OSC）和输入时钟（EXTCLK）通过选择器（OM[3:2]）选择时钟源 选择器把选出的频率传到MPLL和UPLL通过对PLL的设置选择输出多高的频率MPLL得到FCLK FCLK被HDIV分频后得到HCLK；被PDIV分频后得到PCLK 时钟 ...
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2019-12-26 11:29:07
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