Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 题主最近在做ZYNQ的网络接收，需求是4路百兆网输入，PS自带的两个网口肯定不够用，于是在PL侧外扩了3个百兆以太网（参见之前博文：ZYNQ Linux 下 AXI Ethernet使用记录），一切运行正常后测试 ...
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2020-06-26 12:20:28
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最近在调Xilinx的ZYNQ 7015，按照教程从Vivado中Launch SDK后遇到了个问题，SDK的菜单栏消失了，真的没了，我的环境是ubuntu 16.4.百度好久都没有人遇到该问题，经过一番摸索，结合ubuntu下eclipse不显示菜单栏的解决办法和Vivado终端的打印信息，找到了 ...
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2020-06-06 16:54:26
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【分享】以H.265 1080p 运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display 运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display，可以测 ...
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2020-05-27 12:07:00
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主板采用Banana Pi BPI-F2S 主板，板上有FPGA接口。采用Xilinx Artix-7 XC7A100T FPGA芯片方案。提供完善的软件与学习资料。
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2020-05-26 09:20:49
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基于quartus学习 1、学习目标 quartus是altera的FPGA设计软件，用起来的感觉要比xilinx快。这里可以使用其完成各种基本的设计（就是不使用非必须IP核），一些基础的实验都可以在这个上面完成。目标就是利用一块开发板，完成verilog语法部分的验证（这是另外一部分的学习，有时候 ...
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2020-05-13 20:25:12
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逻辑资源： 以Xilinx-SPARTAN6-XC6SLX25为例 LC Logic Cell 逻辑单元 首先介绍概念最简单的逻辑单元，Logic Cell是Xilinx定义的一种标准，用于确定不同系列器件的“大小”。而在所有器件中，LC与LUT都有一个比例，但不同器件的LUT和FF搭配不一定相同， ...
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2020-05-10 12:46:08
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board：zcu106 tool： vivado 2019.2 vitis 2019.2 petalinux 2019.2 doc：PG252 UG1209 ref：http://www.zynqnotes.com/a-simple-vcu-design ref：https://xilinx-wi ...
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2020-04-30 17:06:33
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问题：Xilinx FPGA时钟IP核的最低频率为4.687MHz，那要如何实现一个256KHz的时钟呢？ 方法：可实例化一个4.96MHz的时钟，然后16倍分频即可。 注意：4.96MHz采用16倍分频，与40.96MHz采用160倍分频，效果上虽然一样，但是，其他各类IP核的时延却不一样，需要注 ...
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2020-04-23 20:48:56
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Tuning failed, falling back to fixed sampling clock https://www.xilinx.com/support/answers/73079.html 2019.2 Zynq UltraScale+ MPSoC: PetaLinux ZCU106 ...
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2020-04-21 09:51:57
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https://www.cnblogs.com/hankfu/p/11771671.html https://forums.xilinx.com/t5/%E5%B5%8C%E5%85%A5%E5%BC%8F-%E5%B7%A5%E5%85%B7-%E8%BD%AF%E4%BB%B6%E5%BC%80 ...
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2020-04-20 15:29:40
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