设计工具功能 Vivado IDE 是用于创建SoC 设计中硬件系统部分的一个集成开发环境，例如可创建处理器，存储器，外设，扩展接口和总线。Vivado IDE 和设计套件中的其他工具有交互，并且包含集成和打包IP 的工具，这种设计为工程的可重用性提供了可能。 SDK 是基于广受欢迎的Eclipse ...
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2020-07-16 22:03:38
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Xilinx Zynq FPGA Boards板 Xilinx Zynq FPGA Boards 介绍 Styx是一个易于使用的Zynq开发模块，具有Xilinx的Zynq ZC7020 SoC和FTDI的FT2232H双通道USB设备。Xilinx的Zynq系列集成电路采用了一个ARM核的硬件片上 ...
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2020-07-04 11:39:04
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petalinux 2019.2里面不包含 aarch64-linux-gnu-gcc 从petalinux 2018.3 里拷贝过来 路径： /tools/linux-i386/aarch64-linux-gnu 或者也可以用gcc-linaro-7.5.0-2019.12-x86_64_aarc ...
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2020-07-01 20:42:20
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Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 题主最近在做ZYNQ的网络接收，需求是4路百兆网输入，PS自带的两个网口肯定不够用，于是在PL侧外扩了3个百兆以太网（参见之前博文：ZYNQ Linux 下 AXI Ethernet使用记录），一切运行正常后测试 ...
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2020-06-26 12:20:28
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最近在调Xilinx的ZYNQ 7015，按照教程从Vivado中Launch SDK后遇到了个问题，SDK的菜单栏消失了，真的没了，我的环境是ubuntu 16.4.百度好久都没有人遇到该问题，经过一番摸索，结合ubuntu下eclipse不显示菜单栏的解决办法和Vivado终端的打印信息，找到了 ...
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2020-06-06 16:54:26
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阅读ug821-zynq-7000-swdev记录 1、略看目录Table 依旧采用总说加解释的模式，这种方式易于查找，是可靠的框架。目录词条依次为： Introduction Software Application Development Flows Boot and Configuration ...
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2020-05-15 09:33:38
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ZYNQ的自定义IP 1、实验原理 在vivado中可以将自己写的verilog模块封装成IP核，并入bd设计，有效地提高了PS到PL的设计内联能力。同时，这部分的学习可以将verilog的基础知识转移到嵌入式设计中。所以，这是一个基本的能力。 2、实验操作 一、创建工程 这一步根据自己的开发板选型 ...
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2020-05-14 13:28:00
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1. 新建文档及ZYNQ处理器IP调用 新建bd文件。 点击+号，添加ZYNQ处理器模块。 双击模块打开配置。 取消勾选Enable Clock Resets和GP Master AXI Interface 勾选UART1，对应管脚48、49。 取消对外提供的时钟。 DDR3配置，选择型号和位宽。 ...
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2020-05-02 23:11:05
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最近做的一个项目中，ZYNQ本来有两个网口，eth0通过PS端的IO直接引出去，eth1通过PL的EMIO引出去，ARM端软件实现网络的收发。ARM端实现的功能较多，性能遇到瓶颈，此时还需要ARM软件实现网络发送100MBps/s的数据，单单网络发送部分大概就占用了30%的CPU，最大是CPU占用率 ...
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2020-04-26 11:01:40
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Tuning failed, falling back to fixed sampling clock https://www.xilinx.com/support/answers/73079.html 2019.2 Zynq UltraScale+ MPSoC: PetaLinux ZCU106 ...
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2020-04-21 09:51:57
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