MZ7020 CD 链接：http://pan.baidu.com/s/1dER3fyx 密码：2j7c 最新原理图：链接：https://pan.baidu.com/s/1esOYqC05r7MfD07WwqiqWg 提取码：0kr5 Vivado_SDK_2015.4 链接：https://pa ...
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2019-09-11 17:49:01
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最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Gu ...
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2019-09-06 23:10:54
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1.ZYNQ中断简述ZYNQ中断类型：普通中断请求(IRQ,InterruptRequest)和快速中断请求(FIQ,FastInterruptRequest)。ZYNQ中断源：软件中断(SGI,SoftwareGeneratedInterrupt)、CPU私有设备中断(PPI,PrivatePeripheralInterrupt)和共享设备中断(SPI,SharedPeripheralInter
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2019-08-14 17:18:09
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体验米尔zynq系列Z-turn Board单板时，我开始用vivado。在安装vivad工程中出了一些问题，经过不懈的重新安装，终于成功了。 下面分享我用vivado设计hello world程序：开始试用的2015.1版本，频频出错。关于hello world程序在2015.1的问题已经解决，方 ...
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2019-08-07 14:42:06
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有幸得到米尔电子zynq系列开发板Z-turn Board试用体验，下面说说我这款zynq系列的Z-TURN板子外设配置。从Z-turn Board原理图上看，目前可以配置的FPGA管脚大概有100多个，其它的管脚全部分配到A9上面，我用ISE14.6配置了几个通信接口，然后生成API接口，目前AR ...
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2019-08-07 14:35:02
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有幸得到米尔电子zynq系列开发板Z-turnBoard试用体验，下面说说我这款zynq系列的Z-TURN板子外设配置。从Z-turnBoard原理图上看，目前可以配置的FPGA管脚大概有100多个，其它的管脚全部分配到A9上面，我用ISE14.6配置了几个通信接口，然后生成API接口，目前ARM端在裸机跑程序，后续上操作系统试试网口的通信功能，图中红色的圈即为配置的外设通信口。
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2019-08-07 12:12:43
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1.硬件平台搭建在BlockDesign里添加ZYNQ7ProcessingSystem和AXI_GPIO模块，双击AXI_GPIO设置为输出，驱动外部IO器件(如LED)。搭建好的系统结构如下图所示：2.软件SDK设计SDK软件设计可以参考官方设计文档，主要API函数有，intXGpio_Initialize(XGpio*InstancePtr,u16DeviceId)voidXGpio_Set
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2019-08-07 12:10:35
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1.AXI4通道读地址通道(Readaddresschannel,AR)写地址通道(Writeaddresschannel,AW)读数据通道(Readdatachannel,R)写数据通道(Writedatachannel,W)写响应通道(Writeresponsechannel,B)每个通道由一个信号构成，并且使用双向的VALID和READY握手信号机制。2.AXI4信号定义3.AXI4读写波形
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2019-08-01 10:10:53
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1.硬核处理器与软核处理器在芯片内的硅片上通过划分一定的区域来实现处理器功能称为硬核处理器。在一些对处理器性能要求不高的场合，通过使用FPGA内部资源搭建一个处理器功能称为软核处理器。如果采用硬核处理器，整个芯片的成本会较高，且灵活性相对较差，但性能较高。如果采用软核处理器，成本较低，同时灵活性较高，但性能较低。2.Zynq-7000SOC功能结构Zynq-7000由PS(ProcessingSy
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2019-07-30 13:00:26
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开篇体会; Xilinx的ZYNQ系列FPGA是二种看上去对立面的思想的融合，ARM处理器的串行执行+FPGA的并行执行，着力于解决大数据处理、人工智能等复杂高性能算法处理。 新的设计工具的推出，vivado HLS，更加注重嵌入式系统的系统级建模，通过HLS工具，用户只需要编写C语言代码，就可以让 ...
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2019-06-18 09:21:37
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