坑爹的环境： ZYNQ 板卡，只有 QSPI-Flash，EMMC，没有预留 SD socket，USB。 目的： 通过 QSPI-Flash 更新 EMMC image 后，从 EMMC 启动。 1. 创建 QSPI-Flash 启动文件时，Zynq 激活 QSPI-Flash, Ethernet ...
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2020-04-15 11:10:14
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付汉杰 hankf@xilinx.com 1. Introduction 2. Vivado project 3. FSBL 4. C Application 5. C++ Application 6. Create boot file 6.1. Example of bootgen.bif 7. ...
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2020-03-27 12:35:17
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1. 初始化 PetaLinux 运行环境 source PetaLinux 安装目录/settings.sh 2. 创建 PetaLinux 工程 (1) cd 到准备存放工程的目录下； (2) petalinux-create -t project -n 项目名 --template zynq ...
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2020-03-18 17:13:41
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目录 [toc] 1 Zynq 7000 系列芯片简介 PS:Processing System PL:Processing Logic 芯片框图： 一些缩写： MIO (Multiplexing IO， PS 域可复用的 IO，因为此 IO 管脚的配臵在一定范围内有灵活性)； EMIO (Exte ...
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2020-03-08 09:27:52
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版本信息： Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 1. Vivado下搭建好AXI Ethernet框架后（参考xapp1082），建议现在裸机环境下创建LWIP工程测试硬件的连通性，不过LWIP有时候也偶有bug，尤其在多个AXI Ethernet ...
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2020-02-27 01:05:36
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基于zynq XC7Z100 FMC接口通用计算平台 一、板卡概述 本板卡基于Xilinx公司的FPGA XC7Z100 FFG 9000 芯片， 该平台为设计和验证应用程序提供了一个完整的开发平台。该平台使设计师能够更加简单进行高性能的原型设计，并且通过FMC HPC扩展槽提供可扩展性和满足客户定 ...
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2020-01-17 17:29:05
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关于XC7Z010开发板 详细介绍http://www.myir-tech.com/product/myc_C7Z010_20.htm Xilinx基于28nm工艺流程的Zynq-7000 All Programmable SoC平台是ARM处理器和FPGA结合的单芯片解决方案，十分适合既需要FPG ...
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2019-11-28 19:26:47
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前言 对于包含PS和PL的设计，两者的数据交互PL必然会用到PS端的时钟。 对于FCLK（PS端时钟输入到PL端）的约束，此时钟的基础约束已在IP中产生。以下想约束其异步时钟的时钟组特性。 注意事项：FCLK的名字在综合时不可见，在适配阶段才可见，所以对于约束文件的属性需要选择只在适配阶段有效，否则 ...
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2019-10-08 19:16:07
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前言 在Block design中引出AXI接口给外部，检查设计告警如下： [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please ...
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2019-09-27 11:07:56
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ZCU102实现数组成员乘以2 (一) HLS IP核 功能：将长度为100的整形数组的所有成员乘以2。 source： arry_multi.h arry_multi.cpp testbench测试正常后，export RTL，导出IP核。 (二) vivado 三种类型的AXI总线： AXI4 ...
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2019-09-15 10:34:30
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