测试模型1.1测试流程图1.1运行流程如图1.1所示为测试代码运行流程，通过GPIO拉高到拉低的时间来判断定时器的精准度。1.2测试方法1.2.1测试模型利用ZYNQ内部私有定时器，设置定时时间250μs并绑定中断。在中断服务程序中拉高GPIO，下一次进入中断服务程序时拉低GPIO并且发送二进制信号量。在应用程序中创建高优先级任务接收二进制信号量并且模拟负载，创建10个中优先级任务模拟负载，连接示
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2018-01-31 18:36:34
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使用Vivado2017.3自定义IP Core。通常情况下，我们做设计采用模块化设计，对于已经设计好的一部分模块功能，就可以直接拿来调用，IP Core就是这样来的，一般来说我们看不到IP Core的源码，这也是Xilinx为了保护作者知识产权，对IP Core进行加密。对我们开发者而言，我们也可 ...
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2018-01-28 13:52:40
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在Xilinx ISE中生成ROM时，需要指定.coe文件。需要做到两件事。其一，要使用memory_initialization_radix= ; memory_initializatoin_vector= ; 其二，在修改.coe文件之后，必须重新上传，在上传时需要重新选择。否则，即使.coe文 ...
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2018-01-28 13:50:45
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一、zynq7000中断处理概述详见zynq7000的用户指导手册UG585相关章节。zynq7000的中断系统整体架构如下图所示：中断源有三种类型的中断：私有外设中断PPI：每个CPU有5个PPI，使用中断ID 27~31.共享外设中断SPI：共60个软件产生中断SGI：每个CPU都可以使用SGI中断自身、其他CPU，或两个CPU，各自16个SGI，使用中断ID 0-15.GIC集中管理来自PS
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2018-01-24 18:03:55
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本篇要分享的是基于Xilinx FPGA的视频图像采集系统，使用摄像头采集图像数据，并没有用到SDRAM/DDR。这个工程使用的是OV7670 30w像素摄像头，用双口RAM做存储，显示窗口为320x240，而且都知道7670的显示效果也不怎么样，这是一次偶然的机会我得到的资源，便在basys3、z ...
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2018-01-22 11:09:04
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UE安装目录如下： 对于ISE工具，在Editor -> Prefereneces，进行如下配置，即可关联 ...
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2018-01-20 14:03:41
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xilinx 7系列芯片不再支持LVDS33电平，在VCCO电压为3.3V的情况下无法使用LVDS25接口。 有些设计者想通过在软件中配置为LVDS25，实际供电3.3V来实现LVDS33也是无效的，原因是xilinx 7系列芯片在IO配置方面增加了过压保护，因而无法通过欺骗综合软件的方式强行配置I ...
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2018-01-08 17:28:49
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一、 RAM 分类XILINX 的 RAM 可分为三种，分别是：单口 RAM，简化双口 RAM 和真双口 RAM。如下 图所示： 图1 单口 RAM 图2 简化双口 RAM A 口写入数据，B 口读数据 图3 真双口 RAM A,B 任意一个口都可以读写数据，可从 A 写入，B 读数据 二、选择数据 ...
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2018-01-08 12:16:09
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由 judyzhong 于 星期五, 09/08/2017 - 14:58 发表 概述 Vivado在设计时可以感觉到一种趋势，它鼓励用IP核的方式进行设计。“IP Integrator”提供了原理图设计的方式，只需要在其中调用设计好的IP核连线。IP核一部分来自于Xilinx官方IP；一部分来自于 ...
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2018-01-08 12:14:28
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https://pan.baidu.com/s/1c6ovb4 ...
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2018-01-05 23:33:58
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