在构建zynq工程时，常常需要通过AXI接口读写某些IP的寄存器，比如VDMA核。但是如果使用microblaze带上c语言软件代码来进行仿真，时间会很长。Xilinx提供了一个AXI Verification IP来给用户读写AXI接口，同时也进行自定义IP的仿真，能够提高仿真效率。因此本文对AX... ...
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2018-05-28 18:00:46
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在建立vivado工程时，有时候会遇到地址分配问题，因此需要对zynq的地址空间做一个详细的了解 ...
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2018-05-25 01:31:32
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以Xilinx Vivado HLS官方Sample Code(2D_convolution_with_linebuffer)为蓝本，探讨Hardware Efficient C Code ...
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2018-05-21 14:26:35
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Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 下载文件名称 2016.4-zed-release.tar.xz device-tree-xlnx-xilinx-v2016.4.zip linux-xlnx-xilinx-v2016.4.zip u-boot- ...
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2018-05-20 11:42:06
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基于TI DSP TMS320C6657、XC7K325T的高速数据处理核心板 一、板卡概述 该DSP+FPGA高速信号采集处理板由我公司自主研发，包含一片TI DSP TMS320C6657和一片Xilinx K7 FPGA XC7K325T-1FFG900。包含1个千兆网口，1个FMC HPC接 ...
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2018-05-18 11:24:52
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此篇文章深入浅出介绍了关于高速串行收发器的几个重要概念和注意事项，为方便知识点复习总结和后续查阅特此转载，原文标题及链接为：xilinx 高速收发器Serdes深入研究 - CSDN博客 https://blog.csdn.net/u010161493/article/details/7768802 ...
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2018-05-17 12:01:01
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作者：桂。 时间：2018-05-15 13:07:02 链接：http://www.cnblogs.com/xingshansi/p/9040472.html 前言 Xilinx 常用模块汇总(verilog)【01】 Xilinx 常用模块汇总(verilog)【02】 Xilinx 常用模块汇 ...
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2018-05-15 14:02:35
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21:56:16 INFO : Launching XSDB server: xsdb.bat C:/Xilinx/SDK/2015.4/scripts/xsdb/xsdb/xsdb-server.tcl21:59:18 ERROR : Timed out. 180 seconds have ela ...
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2018-05-12 02:36:59
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原文：http://xilinx.eetrend.com/article/7845 作为一个轻量级的操作系统，FreeRTOS 提供的功能包括：任务管理、时间管理、信号量、消息队列、内存管理、记录功能等，可基本满足较小系统的需要。FreeRTOS 内核支持优先级调度算法，每个任务可根据重要程度的不同 ...
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2018-05-11 20:29:08
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作者：桂。 时间：2018-05-10 2018-05-10 21:03:44 链接：http://www.cnblogs.com/xingshansi/p/9021919.html 前言 主要记录常用的基本模块。 Xilinx 常用模块汇总(verilog)【01】 Xilinx 常用模块汇总(v ...
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2018-05-10 23:33:00
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