上篇该系列博文中讲述W5500接收到上位机传输的数据，此后需要将数据缓存起来。当数据量较大或者其他数据带宽较高的情况下，片上缓存（OCM）已无法满足需求，这时需要将大量数据保存在外挂的DDR SDRAM中。 最简单的方式是使用Xilinx的读写地址库函数Xil_In32()和Xil_Out32()， ...
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2018-07-26 18:33:57
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python file-like Object：文件读写
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2018-07-23 18:05:56
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HLS工具 以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用vhdl实现图像算法，该工具综合出的代码的硬件资源占用可能较多，但并没有相差太大（见论文： ...
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2018-07-18 19:05:44
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基于6U VPX TMS320C6678+XC7K325T 的信号处理板 本板卡基于6U VPX结构设计无线电信号处理平台。板卡包含1片C6678芯片，1片 FPGA XC7K325T-2FFG900I；4路AD，4路DA；三个双排插针接口，要求承接前端射频电路和ZYNQ视频模块。具体要求如下： 1 ...
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2018-07-12 20:00:14
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CTLE是什么？上篇文章也提到了，直白的翻译为连续时间线性均衡。它是在接收端芯片上的一种技术。之前也提到了，CTLE的作用可以在传输损耗较大的链路，有效的改善接收端眼图的性能。 对于有过高速串行信号仿真经验的同行来说，最经常看到它的地方是IBIS-AMI的模型，以XILINX的V7芯片的ibis-a ...
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2018-07-10 17:44:49
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下载ethtool源码 https://mirrors.edge.kernel.org/pub/software/network/ethtool/ tar -xvf ethtool-4.17.tar.xz cd ethtool-4.17 ./configure --host=arm-linux CC ...
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2018-07-08 23:03:33
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新建工程 打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。 点击Next 输入工程名称和路径。 选择RTL Project，勾选Do not specify......（这样可以跳过添加源文件的步骤，源 ...
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2018-07-03 23:43:13
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zynq架构之别人整理http://xilinx.eetrend.com/blog/4415 在验证算法时，首先第一步就是如何载入图片进行验证，这里的图像包括图像，视频数据流，外部摄像头的调用~ HLS中两种基础的加载方法： 1）通过 cvLoadImage 函数加载图片 格式： IplImage* ...
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2018-06-30 23:00:55
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最近本人一直在学习ZYNQ SOC的使用，目的是应对科研需要，做出通用的算法验证平台。大概思想是：ZYNQ PS端负责与MATLAB等上位机数据分析与可视化软件交互：既可传输数据，也能通过上位机配置更新硬件算法模块配置寄存器内容，同时可计算分析PL端算法实现性能指标。PL端的FPGA逻辑则负责算法的 ...
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2018-06-29 19:24:06
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记录背景：最近在用Vivado评估国外一个公司所提供的ISE所建的工程时，由于我并没有安装ISE工程，因此将其提供的所有v文件导入到Vivado中，对其进行编译。添加完之后成功建立顶层文件，但奇怪的是，除了顶层文件的v文件可以正常打开编辑外，其它sub层的v文件都无法正常打开编辑，双击打开后显示的是 ...
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2018-06-23 19:15:55
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