1.一般是单独写一个module 里面放assertion， 然后在验证平台顶层和RTL的实例化bind起来? 2. |->表示直接进行判断，|=>表示下一拍判断，一般一个断言最好只写一个蕴含。? $rose()表示该信号当前拍为1，上一拍为0，作用与 miso_oe && !past(miso_o ...
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2018-06-07 17:47:26
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转自 https://blog.csdn.net/hanshuning/article/list/2的博客 一，1 拷贝程序文件 cd ~/joey_ws/src git clone https://github.com/arebgun/dynamixel_motor.git 2 编译文件 cd ~ ...
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2018-06-06 23:39:39
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OptionsEh = dghExtendVertLines 就会有这个效果， 去掉就会没有这个效果 ...
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2018-06-06 22:09:19
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本文针对常见的RTL code 问题,做深入的分析和总结 涉及coding for synthesis 的问题,属于RTL设计中的基本问题 Coding for synthesis 的水平和能力,直接体现在synthesis的结果上 Coding for synthesis在某些情况下,会对综合能否 ...
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2018-06-03 12:38:19
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在Verilog中,标识符是大小写敏感的(参考之前大小写topic),标识符的长度一般不要太长,尽量遵守相关的编码规范,达到名副其实即可.通常标识符一般分为以下两种: 简单标识符（simple identifier）； 转义标识符（escaped identifier）； 1.简单标识符 在Veri ...
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2018-06-01 23:20:34
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在Verilog中，对于未指定线网类型的隐性线网默认的类型为wire，如果没有对线网进行上拉或者下拉操作，那么其状态为高阻态，即“Z”。对于特定设计在后端实现时会对相应的端口进行上下拉操作，为了保持这种特性，除了显示声明线网类型为tri0或者tri1等外，还可以通过编译命令实现端口上下拉。本文将对通 ...
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2018-05-31 22:03:41
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线网(net)作为Verilog语言中两种主要数据类型之一(变量数据类型和线网数据类型),主要用来模拟数字设计中连接多个不同模块或者模型的物理连线,因此线网是不存储数据的(除了trireg类型),仿真时线网上显示的数据由驱动该线网的驱动源决定的。如果线网没有被有效驱动,那么其上表现出来的数据是高阻态 ...
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2018-05-31 00:18:01
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前言 1、本文的前提条件：EF上下文是线程唯一，EF版本6.1.3。 2、网上已有相关API的详细介绍，本文更多的是作为我自己的个人学习研究记录。 疑问 用反编译工具翻开DbContext类可以看到EF本身就是一个实现了工作单元的仓储层，每运行一次DbContext.SaveChanges()便提交 ...
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2018-05-29 22:50:09
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在使用Verilog进行设计的过程中，使用task和function在同一个module中多次调用，充分提高了代码的复用性，有效增强设计的可维护性和复用性，可以避免不同模块间代码复制导致的不必要的错误。本文主要探讨task和function的使用以及两者之间的异同点。 1 task 定义不能出现在过 ...
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2018-05-29 00:21:42
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