前言 对于包含PS和PL的设计，两者的数据交互PL必然会用到PS端的时钟。 对于FCLK（PS端时钟输入到PL端）的约束，此时钟的基础约束已在IP中产生。以下想约束其异步时钟的时钟组特性。 注意事项：FCLK的名字在综合时不可见，在适配阶段才可见，所以对于约束文件的属性需要选择只在适配阶段有效，否则 ...
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2019-10-08 19:16:07
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前言 在Block design中引出AXI接口给外部，检查设计告警如下： [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please ...
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2019-09-27 11:07:56
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ZCU102实现数组成员乘以2 (一) HLS IP核 功能：将长度为100的整形数组的所有成员乘以2。 source： arry_multi.h arry_multi.cpp testbench测试正常后，export RTL，导出IP核。 (二) vivado 三种类型的AXI总线： AXI4 ...
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2019-09-15 10:34:30
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MZ7020 CD 链接：http://pan.baidu.com/s/1dER3fyx 密码：2j7c 最新原理图：链接：https://pan.baidu.com/s/1esOYqC05r7MfD07WwqiqWg 提取码：0kr5 Vivado_SDK_2015.4 链接：https://pa ...
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2019-09-11 17:49:01
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最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Gu ...
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2019-09-06 23:10:54
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1.ZYNQ中断简述ZYNQ中断类型：普通中断请求(IRQ,InterruptRequest)和快速中断请求(FIQ,FastInterruptRequest)。ZYNQ中断源：软件中断(SGI,SoftwareGeneratedInterrupt)、CPU私有设备中断(PPI,PrivatePeripheralInterrupt)和共享设备中断(SPI,SharedPeripheralInter
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2019-08-14 17:18:09
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体验米尔zynq系列Z-turn Board单板时，我开始用vivado。在安装vivad工程中出了一些问题，经过不懈的重新安装，终于成功了。 下面分享我用vivado设计hello world程序：开始试用的2015.1版本，频频出错。关于hello world程序在2015.1的问题已经解决，方 ...
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2019-08-07 14:42:06
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有幸得到米尔电子zynq系列开发板Z-turn Board试用体验，下面说说我这款zynq系列的Z-TURN板子外设配置。从Z-turn Board原理图上看，目前可以配置的FPGA管脚大概有100多个，其它的管脚全部分配到A9上面，我用ISE14.6配置了几个通信接口，然后生成API接口，目前AR ...
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2019-08-07 14:35:02
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有幸得到米尔电子zynq系列开发板Z-turnBoard试用体验，下面说说我这款zynq系列的Z-TURN板子外设配置。从Z-turnBoard原理图上看，目前可以配置的FPGA管脚大概有100多个，其它的管脚全部分配到A9上面，我用ISE14.6配置了几个通信接口，然后生成API接口，目前ARM端在裸机跑程序，后续上操作系统试试网口的通信功能，图中红色的圈即为配置的外设通信口。
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2019-08-07 12:12:43
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1.硬件平台搭建在BlockDesign里添加ZYNQ7ProcessingSystem和AXI_GPIO模块，双击AXI_GPIO设置为输出，驱动外部IO器件(如LED)。搭建好的系统结构如下图所示：2.软件SDK设计SDK软件设计可以参考官方设计文档，主要API函数有，intXGpio_Initialize(XGpio*InstancePtr,u16DeviceId)voidXGpio_Set
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2019-08-07 12:10:35
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