实现的话主要是根据特征方程 module JK_FF( clk, rst_n, J, K, Q ); input clk; input rst_n; input J; input K; output reg Q; always@(posedge clk or negedge rst_n) begin ...
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2020-07-05 12:04:27
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开发板时钟为50Mhz, t为 20ns; xxx波特率时指每秒传xxx bit字节数据.也就是T=1/xxx; 再用T/t就可以得出波特率的计数周期了； 例如9600：T=1/96000=1.041666666666667e-4；T/t=5208.333...,取整5208 下面是不同波特率之间的 ...
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2020-07-04 18:46:07
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Xilinx Zynq FPGA Boards板 Xilinx Zynq FPGA Boards 介绍 Styx是一个易于使用的Zynq开发模块，具有Xilinx的Zynq ZC7020 SoC和FTDI的FT2232H双通道USB设备。Xilinx的Zynq系列集成电路采用了一个ARM核的硬件片上 ...
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2020-07-04 11:39:04
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今天给大侠带来基于FPGA的实时图像边缘检测系统设计，由于篇幅较长，分三篇。今天带来第一篇，上篇，话不多说，上货。 导读 随着科学技术的高速发展，FPGA在系统结构上为数字图像处理带来了新的契机。图像中的信息并行存在，因此可以并行对其施以相同的操作，使得图像处理的速度大大提高，这正好适合映射到FPG ...
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2020-07-03 19:21:02
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1 布局问题的定义 现在有一个电路的一组模块，模块之间有确定的连线关系。每个模块可以对应FPGA上的一个CLB或者其他资源块，问如将这些模块分配到FPGA的资源块上，才能使得电路的性能最佳？ 图1 网格型的FPGA的布局示意图(布局时只关注大致的连线关系，即连到哪个模块即可，不需要具体到模块的哪个引 ...
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2020-07-02 21:43:18
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售货机内有一个 2 元的商品，该售货机可以用 5 角和 1 元两种硬币进行投币。考虑找零。 （1）画出状态转移图； （2）用Verilog编程； （3）Modelsim仿真及验证； 分析： 1）：有 0 元，0.5元，1元，1.5元这四种状态，考虑使用米利型状态机来实现； 2）：din = 0 代表 ...
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2020-07-02 16:15:38
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一、行波时钟 任意分频电路，相信很多人都听说过这个专业名词，好多视频上都说不建议使用计数器产生的分频时钟。其实在ＦＰＧＡ领域当中，由寄存器分频产生的时钟还有一个学名叫做，行波时钟。是由时序逻辑产生比如A寄存器的输出作为B寄存的时钟输入（一般不建议使用），如下图所示；驱动右边那个触发器的时钟即为行波时 ...
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2020-07-01 22:33:31
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相位偏转角估计（复数相角计算） Verilog 1 /********************************************************************/ 2 /*模块名称：Estimation_Phase ******/////// 3 /* ******// ...
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2020-06-29 22:58:03
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今天给大侠带来直接扩频通信，由于篇幅较长，分三篇。今天带来第一篇，上篇，基础理论介绍，接下来还会介绍“系统Verilog 实现”以及仿真等相关内容。话不多说，上货。 导读 本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本篇只把设计中使用的理论进行说明讲解。包括扩频通信 ...
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2020-06-29 11:30:07
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进程与线程 1、system verilog中，进程之间的同步不可以采用（Semaphore），可以采用（Event, Mailbox, Fork/join）. 解析：Semaphore是一种线程仲裁结构，不能用关于内部事件同步。 测试点与测试用例 1、测试用例是用来覆盖测试点的，一个用例只能覆盖一 ...
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2020-06-28 13:36:26
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