verilog之预编译 1、基本作用 预编译，就是在verilog进入编译器前的准备工作。一般是完成一些文件的调用，一些编译器的设置，一些参数的定义。一般使用include，define，timescale就可以实现。比较灵活的使用是ifdef和endif的插入，可以将预编译的功能拓展。 2、使用事 ...
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2020-07-30 22:02:06
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情况：业务数据基本字段会有如下： Index(['时间', '地区', '产品', '字段', '数值'], dtype='object') 这样就会引发一个经典“三角不可能定理”，如何同时简约展现分时序、分产品、分字段数据。）一般来说， 1、时序为作为单独的分类， 2、然后剩下两个标签就是，要么： ...
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2020-07-30 01:18:00
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FPGA的时钟资源介绍主要分为三部分。第一部分是区域结构，第二部分是元件功能，第三部分是实现方式。 首先FPGA的时钟资源负责驱动所有的时序逻辑，生产商尽力使得时钟资源充分，可靠，为了达成这一目的，xilinx采取了结构化的时钟资源布局方式。 首先将整个板子分为左右两部分，宽度完全一致，中间是大动脉 ...
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2020-07-29 17:33:45
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值得思考的问题： 多个线程除了在时序上可能产生相互依赖，在其他方面是否也可能产生相互依赖呢？ 生产消费者问题：-有n个生产者同时制造产品，并把产品存入仓库中 -有m个消费者同时需要从仓库中取出产品 -规则： 当仓库未满，任意生产者可以存入产品 当仓库未空，任意消费者可以取出产品 编程实验：生产消费者 ...
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2020-07-26 22:50:37
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Proxy介绍 利用libevent实现网络连接和线程池。通过tcp连接的方式实现rtsp消息转发，再通过udp连接进行rtp与rtcp转发。报文解析使用到了Qt库。请尽量使用qmake进行编译。源码 通讯时序图 RTSP协议介绍 RTSP协议是一套用来进行音视频发送与接收的网络协议，与HTTP协议 ...
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2020-07-26 19:16:16
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1.什么是IIC IIC 总线是一种串行数据总线，只有二根信号线，一根是双向的数据线SDA，另一根是时钟线SCL，两条线可以挂多个设备。 IIC设备（绝大多数）里有个固化的地址，只有在两条线上传输的值等于IIC设备的固化地址时，其才会作出响应。通常我们为了方便把IIC设备分为主设备和从设备，基本上谁 ...
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2020-07-19 11:44:00
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这个是我一直不想写的，嫌麻烦。还有就是这么多大神，我还差得远，不过是为了通过输出更好的理解这些知识。 介绍 Prometheus 是一个时序数据库，可以存储它通过 exporters 抓取回来的监控数据。那这些数据怎么去查询呢？比如MySQL有SQL语句，那Prometheus有啥呢？ PromQL ...
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2020-07-18 15:35:57
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不知不觉，在开发这条道路上摸爬打滚也有些年头了，偶尔回头看看以前写的代码，真可谓粗糙至极。当然了，那时候还是小白，代码写得难看些情有可原，不过现在可不能再用以前的标准去衡量自己了，因此掌握一些高级架构技巧是必须的，设计模式正是一个很好的敲门砖。 在我看来，设计模式不仅仅只是一套模板，要想掌握设计模式 ...
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2020-07-17 11:11:25
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verilog之时钟信号的编写2 1、时钟信号的特点 时钟信号除了可以根据时序一个个变化列举出来，还可以利用其循环的变化的特点，使用循环执行语句always来实现。这种方法实现的时钟信号可以一直执行且不需要关注每个变化点的延时。 2、基于begin-end块的时钟信号 initial begin c ...
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2020-07-17 09:38:10
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author:phaethonWB e-mail:945784220@qq.com 排序与搜索 排序算法（英语：Sorting algorithm）是一种能将一串数据依照特定顺序进行排列的一种算法。 排序算法的稳定性 稳定性：稳定排序算法会让原本有相等键值的纪录维持相对次序。也就是如果一个排序算法是 ...
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2020-07-16 00:07:06
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