每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型...
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2014-07-16 17:59:19
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本书实现的OpenMIPS处理器是使用Verilog HDL编写的，所以本章接下来的几节将介绍Verilog HDL的一些基本知识，包括语法、结构等。因为本书并不是一本讲授Verilog HDL的专门书籍，所以此处介绍的内容并不是Verilog HDL的全部，只是一些基础知识，以及在OpenMIPS处理器实现过程中会使用到的知识。读者如果对Verilog HDL有进一步了解的需求，可以参考相关书籍，这方面有许多非常优秀的书籍。笔者推荐《数字系统设计与Verilog HDL（第4版）》，本章关于Verilog...
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2014-07-16 17:17:51
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Verilog定义的模块一般包括有过程语句，过程语句有两种：initial、always。其中initial常用于仿真中的初始化，其中的语句只执行一次，而always中语句则是不断重复执行的。此外，always过程语句是可综合的，initial过程语句是不可综合的。...
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2014-07-16 16:43:16
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基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它得到1hz的时钟然后然后得到时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用。...
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2014-07-15 13:08:35
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这里的内存模型指的是内存的行为模型。Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组的定义方式如下：reg [wordsize : 0] array_name [0 : arr...
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2014-07-07 22:38:49
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最近学到了关于verilog的阻塞赋值与非阻塞赋值的一些区别，经过网上查阅与仿真实验，有了一些理解。希望能够记下来。说到verilog的阻塞与非阻塞赋值，不得不说的就是verilog的事件表，如下：阻塞赋值，属于活跃事件，计算完RHS(Right Hand Side)立即更新左值。期间同一块内其他语...
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2014-07-06 17:13:25
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使用Verilog HDL设计实现了一款兼容MIPS32指令集架构的处理器——OpenMIPS。OpenMIPS处理器具有两个版本，分别是教学版和实践版。教学版的主要设想是尽量简单，处理器的运行情况比较理想化，与教科书相似，便于使用其进行教学、学术研究和讨论，也有助于学生理解课堂上讲授的知识。实践版的设计目标是能完成特定功能，发挥实际作用。...
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2014-07-06 11:36:50
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【黑金原创教程】【Verilog那些事儿-驱动篇I 】连载导读
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2014-07-02 15:13:37
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【黑金原创教程】【Verilog那些事儿-驱动篇I 】【实验一】流水灯模块
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2014-06-25 17:10:45
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在Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerat...
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2014-06-14 18:42:40
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