有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式： 1)defparam 重定义参数 语法：defparam path_name = value ; 低层模块的参数可以通过层...
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2014-08-15 09:25:27
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位拼接还可以用重复法来简化表达式。见下例：{4{w}} //这等同于{w,w,w,w}位拼接还可以用嵌套的方式来表达。见下例：{b,{3{a,b}}} //这等同于{b,a,b,a,b,a,b}用于表示重复的表达式如上例中的4和3，必须是常数表达式。
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2014-08-14 10:37:08
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对位宽为8的寄存器组rDATA[0:255]进行了初始化。reg [7:0] rDATA;initial begin $readmemh("sin.dat",rDATA); end将rSR[3]写入文件。reg [7:0] rSR[3];integer fid;initia...
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2014-08-13 00:32:55
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IC前端设计（逻辑设计）和后端设计（物理设计）的区分：以设计是否与工艺有关来区分二者；从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
前端设计的流程及使用的EDA工具如下：
1、架构的设计与验证：按照要求，对整体的设计划分模块。
架构模型的仿真可以使用Synopsys公司的CoCentric软件，它是基于System C的仿真工具。
2、HDL设计输入：设计输入方法有...
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2014-08-12 13:47:14
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1. 串行乘法器两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。module multi_CX(clk, x, y, result); input clk; input [7:0] x, y; output [15:0] result; reg [...
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2014-08-12 13:27:54
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来源 《verilog HDL那些事--建模篇》1、并行建模的思想。2、每个模块最好只有一个功能。（便于修改和扩展，特别在大的项目中）典型的 HDL 教科书中，才不会要读者了解“模块的性质”。没有性质的模块，常常会使得初学着在设计上和理解容易陷入“混乱”。反之，如果“模块含有性质”的话，在设计和理解...
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2014-08-09 21:02:39
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Verilog毕竟是硬件描述语言，使用Verilog这类HDL语言的目的始终是对电路的建模，并最终得到工具转换出来的实际电路，所以写代码的过程中要能抽象出对应的电路。 但同时，Verilog毕竟还是一种程序语言，就像其他程序语言一样，所以仍然需要熟悉它的语法特性，这样才可以在遇到不熟悉的代码风格时候...
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2014-08-06 18:52:31
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步骤1新建或打开Quartus II工程，用QII自带文本编辑器打开HDL文件。图1 用QII自带的文本编辑器打开HDL文件步骤2选择File>Create / Update>Creat Symbol Files for Current File，等待图3所示画面出现即可。图2 选择Creat Sy...
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2014-08-05 18:32:19
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在编写Verilog代码时注意以下点：
1 、同一个模块中不同变量的赋值放在不同的always块里（这样可以便于程序的调试），一个always块的代码
尽量不要超过十行。
2、同一个变量的赋值不能放在多个always块中，只能放在同一always块
2、复位信号一定要干净，尽量不要与其他的信号进行逻辑运算
3、利用时钟信号（clk）和复位信号(rst)做触发，尽量避免用中间...
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2014-08-04 18:04:07
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详细介绍如何使用Verilog语言在Xilinx Virtex-6开发板上实现线性反馈移位寄存器（LFSR）的硬件逻辑设计，并使用Modelsim完成仿真，用Chipscope进行抓包和板级调试。
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2014-08-01 23:00:52
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