任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调...
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2014-10-11 15:10:25
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1、使用非基数表示的十进制视为有符号数。使用基数表示的十进制被视为无符号数。2、线网中的值被解释为无符号数，整型寄存器中的值被解释为有符号的二进制补码数,。3、如果选择表达式的值为 x、z,或越界,则位选择的值为 x。例如S t a t e [x]值为x。4、不允许对存储器变量值部分选择或位选择。如...
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2014-10-11 13:28:45
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在一些单元模块仿真时，往往需要构建一定格式的数据激励，如某个处理TCP报文的单元模块，需要构建符合TCP报文格式的激励。基于verilog的激励生成，大致有两种方法：txt文件法。将符合需求的数据记录于txt，仿真时调用。直接合成法。利用verilog在tb中直接合成激励。这两种方法的优点是直观，但...
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2014-10-09 23:18:58
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对于异步FIFO，最主要的两个方面是地址控制和空、满标志位的产生。首先地址控制分别为读地址和写地址，每次读写时能读写地址应该加1.计数次数为ram深度的2倍，当读写地址相等时则空标志位有效，当读写地址最高位互补其余位相等时则满标志位有效。存储部分采用双口RAM实现。
下面是具体的Verilog代码：
module afifo(r_clk,w_clk,rst_n,data_in,data...
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2014-10-06 12:48:20
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汉澳sinox平台的大量CAD制图、PCB电路板、IC集成电路、HDL硬件描述语言、电路仿真和元素分析等设计软件一览表，让你大开眼界。
最近研究在sinox运行windows版的protel,powerpcb,autucad,觉得很麻烦。转念一想，sinox下面其实也有很多辅助设计软件可用，可是大家并不知道。
于是花了不少时间逐个研究，终于发现sinox下面有很多功能强大的2d,3d CAD制...
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2014-09-29 02:12:08
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引言C语言，C++语言等软件编程语言吸引我们的一个很重要的原因是他们都能提供非常丰富的函数库供我们使用，大大提高coding的效率。但是像verilogHDL等HDL语言这方面做的比较弱，尤其是可综合的语法，基本没有通用的模块库供我们使用，所以编码效率会比较低。如果我们把平时经常使用的一些模块积累起来，慢慢的标准化，这样以后我们再设计新的电路时，就会方便很多，今天就是开始。1，判断两个信号是否相等...
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2014-09-27 02:27:01
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姓名：黄可嵩年龄：20星座：摩羯座学院：北京航空航天大学计算机学院专业能力：熟练掌握c语言、java语言、verilog语言，较为了解c#语言并有实战经验，c++了解但未实战，了解javascript、html、jsp等相关技术，参与实验室的项目研究。对操作系统有一定的了解，略懂unix环境编程。热...
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2014-09-25 00:56:57
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1、$fwrite 向文件写入数据格式：$fwrite(fid,"%h%h\n",dout_r1,dout_r2);（1）fwrite是需要触发条件的，在一次触发条件之后也不会自动发生换行，所以要求手动添加换行。（2）如果写放文件的格式为%d，则认为是无符号数，如下例：wire [27:...
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2014-09-22 21:03:33
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为了确保能够正确运行，请确保你现在程序版本为 ????????Qucs 0.0.18 ? ?其实将verilog程序放入qucs并不是一件复杂的事情，qucs已经足够简化我们的工作，我们只需要将模块的源代码复制到当前qucs的工...
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2014-09-22 15:10:33
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Verilog语言中讲的阻塞赋值与非阻塞赋值，但从字面意思来看，阻塞就是执行的时候在某个地方卡住了，等这个操作执行完在继续执行下面的语句，而非阻塞就是不管执行完没有，我不管执行的结果是什么，反正我继续下面的事情。而Verilog中的阻塞赋值与非阻塞赋值正好也是这个意思，通过执行一个例子，就可以简单地...
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2014-09-19 22:18:56
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