实验室做FPGA开发时经常用到Verilog，代码规范成为一个问题，于是乎写了一个Perl脚本对代码进行规范化，主要是进行自动缩进和对齐。代码如下，初学Perl，请读者赐教：#####################################################
# 代码缩进对齐脚本
# 功能：对Verilog代码进行自动缩进和对齐处理，
# 该版本目前还没有对case语句进行...
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2014-09-16 23:44:31
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实现占空比为50%的N倍奇数分频：首先进行上升沿触发进行模N计数，计数到某一个值时进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%的奇数n分频时钟。再者 同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，...
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2014-09-14 23:37:47
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1.verilog平时三个级别： 1.gate level: and or not xor 2.RTL level: reg comb seq 3.behavior:+ – * / 2.system tasks 1.system tasks必须procedures（always/ initial/ ...
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2014-09-13 22:40:45
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在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察，我们发现两种类型数的加减法是一样的，做加法...
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2014-09-12 13:12:03
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今天摸索了一下hdl coder的使用方法，各个步骤主要是照猫画虎，有些地方还是不理解，先总结一下：1.要想调用quartus或者Xilinx综合布局布线需要先设置，设置的方法有两种，命令窗口输入hdlsetuptoolpath('ToolName', 'Altera Quartus II', .....
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2014-09-11 18:50:22
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基于Verilog语言的分频器设计，实现了占空比为50%的任意整数分频，以及对占空比没有特殊要求的半分频（n+0.5），可综合，能跑700M左右的时钟
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2014-09-10 20:53:01
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
function的定义：
function
行为语句；
endfunction
定义function时，要注意以下几点：
(1): function定义结构不能出现在任意一...
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2014-09-05 16:20:31
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FPGA设计人体分为设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤，设计流程如图2所示。下面分别介绍各个设计步骤。
1 设计输入
设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式。HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与Verilog HDL两种形式外，尚有各自FPGA厂家推出的专用语言...
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2014-09-05 10:07:41
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今天偶然要写来测试芯片的。以前都是写的verilog，无奈芯片使用VHDL写的，好像不能用verilog写的测试文件去测vhd文件。所以只能现学。在这里贴出基本的格式，以后方便查阅。...
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2014-09-04 17:00:19
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之前一直是写一个文件的工程测试用，现在需要将之前写的一些文件放一起，作为多个模块，就需要有个层次设计的概念。
今晚研究了一番，大概有两种方法。综合文件法和原理图方法。...
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2014-09-04 00:16:07
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