sobel算子对图像进行处理的VerlogHDL实现
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2014-07-26 01:30:56
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笔者最近由于实验室老师的任务安排重新又看了一下分频器的verilog实现，现总结如下，待以后查看之用（重点是查看计数器计到哪个值clk_out进行状态翻转）1.偶数分频占空比为50%其实质还是一个N计数器模块来实现，首先要有复位信号，这个复位信号的作用就是使计数器和分频输出clk_out刚开始有一个...
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2014-07-24 16:55:25
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//控制字有评估板得到，用此程序时候需要重新计算；//这个程序只给出了sdata和le的输出值，其他的复位和时钟需要单独给出；//本人应用时，配置时钟是2MHz（本模块sdata输出速率时钟），ADF4350时钟源时钟是10MHz；//可以添加跳频功能，需要另外加入else if控制程序；else ...
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2014-07-23 12:15:46
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1.Warning: An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps wh...
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2014-07-23 11:56:06
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当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式： 1)defparam 重定义参数 语法：defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义，如下例：module t...
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2014-07-22 23:19:57
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本节将设计一个简化的处理器取指令电路，通过这个例子体会Verilog HDL的使用。
处理器内部一般有一个PC寄存器，其中存储指令地址，正常运行过程中，PC的值会随时间增加，同时从指令存储器中取出对应地址的指令。所以，本节实现的处理器取指令电路，包含两部分：PC模块、指令存储器。...
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2014-07-21 13:37:36
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VERILOG:case(a) 1'b0: begin end 1'b1: begin endendcaseif() begin endelse begin if() begin end else begin en...
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2014-07-20 21:34:35
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功能类似verilog里的$display函数，在vmm里做了强化，可以在仿真过程中看到整个平台的运行信息，用来调试仿真平台。函数原型在vmm.sv里(class vmm_log;)，其构造函数为extern function new(string name,string inst,vmm_log ...
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2014-07-20 10:12:08
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最近都在看akuei2的Verilog笔记，把自己不太熟的一些记下来（整合篇第一章）：
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2014-07-18 21:11:12
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