一个CORDIC算法在圆周系统下的向量模式下获取角度的Verilog 程序
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2014-10-28 17:15:11
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HDL 语言本身是对硬件的描述，这一特性使其拥有了“并发”的概念，如果纯以语言的角度来考虑，这点是很让人兴奋的。verilog 是以模块为基本的描述单位。虽然基于硬件让他比C有了很大的局限性，但模块配合“并发”也让它拥有了不可小觑的灵活性。端口类型 input默认为wire类型（貌似不可以声明为r....
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2014-10-28 15:09:07
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这几个概念是不一样的 顺序块：顺序块中的语句是按顺序执行的，每条语句中的延迟值是与其前一条语句执行的仿真时间有关。 并行块：并行块语句是并行执行的，它里面的每条语句中指定的延迟值都是相对于语句块开始执行的时候。 所以顺序块和并行块的区别是，里面每条语句执行的仿真时间，而非具体的阻塞，非阻塞语句。 阻...
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2014-10-27 12:40:30
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第一种方法module mux( d1, d2, d3, d4, se1, se2, dout ); input d1; input d2; input d3; input d4; input se1; ...
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2014-10-27 10:41:37
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最近开始学verilog数字硬件语言编程，然而用什么解释器好呢？
有推荐modelsim+quart但太大了，决定要silos...
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2014-10-27 01:48:36
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1 /****************************************************** 2 A fifo controller verilog description. 3 ************************************************....
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2014-10-23 22:25:08
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程序实现任意整数分频的功能，已在modelsi`timescale 1ns/1nsmodule div_N_tb;reg CLK,rst;wire CLK_div_N;div_N U1(.CLK(CLK),.CLK_div_N(CLK_div_N),.rst(rst));initialbeginCL...
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2014-10-23 17:38:28
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最近是彻底变成代码民工了。看不到头的C++（C++培训）编程和不知何时能完成的Verilog Parser。以下是这一段时间里获得的新认识，按脑袋开窍的前后顺序排序(也就是没顺序)： 1. Bison和Flex。数年前就知道，但从来没有静下心来学。现在是硬头皮用上了。Bison是语法检测和语义解释....
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2014-10-23 08:06:04
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Verilog所写的工程是由一个一个的模块连接起来的，每个文件代表一个模块，模块的名字和文件名要保持一致，一个模块的基本声明方法为：//FileName:main_module
modulemain_module(
CLK,RSTn,IO_In,IO_Out
);
inputCLK;
inputRSTn;
inputIO_In;
outputIO_Out;
endmodule对于顶层..
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2014-10-16 04:54:12
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函数的功能和任务的功能类似，但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。1．函数的定义函数通过关键词 function 和 endfunction 定义，不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下：function [r...
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2014-10-11 16:36:05
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