1.delay control : an expression specifies the time duration between initially encountering the statement and when the statement actually executes. ...
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2014-11-15 21:31:24
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每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 ??????? wire表示直通，即只要输入有变化，输出马上无条件地反映...
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2014-11-13 01:54:40
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由代码可知：此边沿检测电路是由两个触发器级联而成，sign_c_r 输出是sign_c_r2的输入。并且有异步复位端没有使能端。最后输出：由触发器的输出取反和直接输出相与。如下的RTL图。
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2014-11-12 22:35:44
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verilog描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。两者之间的差别有：1. 被assign赋值的信号定义为wire型，被always@(*)结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为...
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2014-11-09 15:16:13
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(一)assign 用于描述组合逻辑，用阻塞赋值，但assign语句是并行执行，（说明：阻塞赋值串行操作是局限于在behavior structual 描述内部，也就是指在initial and always block内部。）所有的assign和always是并行执行的。对assign之后不能加块...
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2014-11-09 15:09:43
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随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成...
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2014-11-06 12:30:16
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Verilog hdl不是“编程”是“建模”Verilog hdl语言是一种富有“形状”的语言。如果着手以“建模”去理解Verilog hdl语言，以“形状”去完成Verilog hdl语言的设计。在感觉上Verilog hdl + FPGA是“可所触及”，是一种“实实在在”的感觉，不相等于“编程”...
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2014-11-06 10:34:28
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assign / deassginforce /releasethe procedural continuous assignments(using keywords assign and force) are procedural statements that allow expressions...
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2014-11-04 19:19:18
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1.procedural assignments are used for updating reg ,integer , time ,real,realtime and memory data types.2.difference between procedural assignments an...
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2014-11-04 14:41:34
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DM8168板上CameraLink视频输入部分是通过DS90CR288解串芯片和Cyclone IV配合工作的，初始调试之后，发现出现了噪点，这些点在明暗的交界之间闪烁，调整摄像头的光圈，还明显的发现有一圈圈的东西，网上查了查说是缺了数据线，于是就用SignalTap采了几次数据，发现以下现象：
其中PORTA中的6位5位在相邻的两个下降沿，它们的值都改变，这貌似不正常...
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2014-11-04 13:15:31
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